[参考译文] TMS320C6657：原理图疑问

您好、Nancy、

您可以从数据表的表5-7中检查 DDRCLK 的可接受值。 DDR3 PLL DDRSYSCLK1 (N|P)时序要求和硬件设计指南、表6。 KeyStone I 系统 PLL 时钟输入。

但是、在 TMS320C6657设计中、我认为有拼写错误、时钟应为66.67MHz、这是因为 TMS320C6678和 TMS320C6657 EVM 具有类似的设计、而 TMS320C6678 EVM 使用66.67MHz 来进行 DDRCLKP/N 此外、如果您查看图16。 时钟扇出-多个 DSP、其中显示了使用替代 TI 时钟源(CDCL6010和 CDCE62005)应用于多个 DSP 的建议时钟源、您将看到、如果您将25MHz XTAL 连接到 CDCE62005、则 DDRCLKP/N 为66.67MHz。

此致、
Yordan