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[参考译文] TMS320C6746:为什么 IBIS 模型中 C6746 DDR_D/DOS 引脚的模型类型定义为三态?

Guru**** 2595770 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/584151/tms320c6746-why-is-it-that-the-model-type-of-c6746-ddr_d-dos-pins-in-the-ibis-model-is-defined-as-3-state

器件型号:TMS320C6746

您好、香榭丽舍

我有一个 C6746 ZWT IBIS 模型(SPRM374B)、我看到 IBIS 模型中 C6746 DDR_D[15:0]/DOS[1:0]引脚的模型类型定义为三态、而不是 I/O
这些引脚的引脚类型在 C6746数据表(SPRS591F)中定义为 I/O。
那么、您能否告诉我为什么模型类型定义为三态、而不是 I/O?

此致、
J-Breeze

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    J- Breeze、您好!

    我已将此内容转发给硬件专家。 他们的反馈应发布在此处。

    BR
    Tsvetolin Shulev
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    您好!

    我不确定为什么 DDR 数据和 DQS 引脚在 IBIS 中被视为三态。 我将尝试与 IBIS 联系并向您澄清问题。

    此致、
    SENTHIL
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    您好、SENTHIL、

    感谢您的支持。  我希望听到您的声音。

    此致、
    J-Breeze

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    您好、SENTHIL、

    如果我能在第31次之前获得您的反馈、那将会对我有所帮助。

    此致、
    J-Breeze

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    我已向 IBIS 专家发送电子邮件。 等待他的答复。
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    您好!

    IBIS 专家是否有任何反馈?

    此致、
    J-Breeze
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    这是 IBIS 团队的回应、

    DDR 数据信号使用三态 IO 缓冲器。 例如、当数据信号从读取转换为写入或从写入转换为读取时、总线将是三态的、因此 IBIS 模型反映了真正的 IO 缓冲器行为。

    此致、
    SENTHIL
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    您好、SENTHIL、

    感谢您的支持。  但我无法理解你给我的答案。
    您能更详细地解释一下吗?  这意味着我可以使用 3态的[POWER_CLAMP ]/[GND_CLAMP ] I-V 数据作为输入?

    此致、
    J-Breeze

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    您好、SENTHIL、

    您可以再次将我的问题发送给 IBIS 专家吗?

    此致、
    J-Breeze

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    只要三态不被驱动、基本上处于高阻抗状态、它就会被视为输入。

    此致、
    SENTHIL
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    您好、SENTHIL、

    我在 下面找到了 DDR_D[15:0]/DOS[1:0]引脚的其他 IBIS 模型定义。  它用于 DM6437、定义为 I/O、而不是三态。
    此外、它从三态更新为 I/O  请告诉我哪一个定义是正确的吗?

     o DM6437 ZWT IBIS 模型(修订版 B)[sprm230b Jun10]

       -第14~16行

        3.0:第三版,2008年9月9日
              针对将缓冲器模型从三态更新为 I/O
              BSSTL18WGFZ

       -第1618~2482行

         [型号]           BSSTL18WGFZ          
         MODE_TYPE        I/O                       

    此致、
    J-Breeze

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    您好!

    如有任何意见,请提出。

    此致、
    J-Breeze

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    J-Breeze、

    DM6437来自不同的系列、我不知道为什么它从三态更新为 I/O 请参阅我之前发布的 IBIS 团队的信息。

    此致、
    SENTHIL
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    您好!

    请将我关于 DM6437 IBIS 模型定义的问题发送给 IBIS 专家吗?
    如果不是、如果您不介意、我想在定义上启动一个新的线程?

    此致、
    J-Breeze