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器件型号：DRA744 参考 Jacinto 6的数据表、第8.5.6.3段("LJCB_REFN / P 连接")介绍了为 PCIe 时钟配置两种工作模式的能力：
- 外部模式 REFCLK
- 输出模式 REFCLK
关于后一种选择：
“在输出 REFCLK 模式下，来自器件 DPLL_PCIe_REF 的100MHz 时钟应在器件的 ljcb_clkn / ljcb_clkp 引脚上输出，并由链接伙伴用作 HCSL REFCLK。 在这种模式下，在两个 ljcb_clkn / ljcb_clkp 输出上都需要从表8-29所述的外部近端接地。”
在我们的应用中、链路合作伙伴是具有 LVPECL 时钟输入的 WiFi 模块：
- 是否可以通过无源网络将 HCSL 驱动器与 LVPECL 输入匹配？
- 在这种情况下、最大布线长度是多少？
