This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] AM5728:DDR3阻抗和阻抗控制

Guru**** 2618835 points

Other Parts Discussed in Thread: AM5728

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/580108/am5728-ddr3-impedance-and-impedance-control

器件型号:AM5728

我想知道、对于 ADDR/Ctrl/Clk/Data/Strobe 行上的 AM5728的 DDR3线路、建议的单端是什么。  

我查看的是 AM572x Sitara 处理器器件版本2.0数据表、其中给出了最小值到最大值50至75欧姆的范围、但未提供典型阻抗值。

我还想知道 TI 在制作 AM5728 EVM 或 IDK 时实施了什么、以便我们可以遵循这一要求。

此外、数据表不提供 DDR3的建议差分端阻抗(对于 CLK/CLKn)。 您能否提供阻抗值和阻抗控制?

此致、

Kevin

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    典型单端为50欧姆、差分为100欧姆。
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好 Biser、您还能分享有关差分布线容差的反馈吗?
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    所有布线(50欧姆单端、90欧姆和100欧姆差分)上的阻抗控制应为+/- 10%。 这些是 AM572x GP EVM PCB 规格。