[参考译文] TMS320C6657：DDR3控制器时序

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/594492/tms320c6657-ddr3-controller-timings

器件型号：TMS320C6657

我正在 hyperlynx 中的 DDR 向导中设置一个计时模型、它要求提供 DDR3控制器的计时信息。此信息在哪里。我已经查看了三个可用的 DDR3文档和数据表。也许我错过了我一个特定的问题(最重要的问题) 是：这个控制器使用的2T 或 T 时序。地址/命令时间在 CK 上升沿(最早和最晚)前有效、DQS 上升沿相对于 CK 边沿(最早和最晚)、DQS 转换前的 DQ/DM 转换窗口(最早和最晚)、DQ 设置/保持/相移。

8 年多前

0 admin 8 年多前

TI__Guru**** 2555630 points

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您好！

请参阅第5.7.7节 TMS320C6657数据管理器和 KeyStone DSP DDR3实施指南中的 DDR3存储器控制器电气数据/时序(www.ti.com/.../sprabi1b.pdf)。

此致、
Yordan

0 admin 8 年多前

TI__Guru**** 2555630 points

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我非常确信这两个文档没有我需要的信息。尽管我确实看到了一个有关命令延迟和数据延迟之间最大最小偏差限制的有趣部分...

0 admin 8 年多前

TI__Guru**** 2555630 points

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/
* HyperLynx DDR3控制器时序模型参数
*
*控制器时序模型应定义以下参数：
*
* 所有周期：
* tACCSkew 从 CK 下降到 Addr/Cmd/CTL (+/-)的输出延迟偏斜
*
* 写入周期：
* tCKDQS 从 CK 上升到 DQS 上升的输出延迟偏斜(+/-)
* tDQSDQQ 从 DQS 到 DQ 的输出延迟偏斜(+/-)
*
* 读取周期
* TDS 最小 DQ 至 DQS 建立时间、1/4周期 DQS 移位
* TDH 最小 DQS 至 DQ 保持时间、1/4周期 DQS 移位
*
(二 /

0 admin 8 年多前

TI__Guru**** 2555630 points

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Paul、

此信息不可用。请参阅 KeyStone 器件的 DDR3设计要求应用报告(SPRABI1B)。 TI 为客户实施提供了合格的 SDRAM 拓扑。执行时序分析是为了验证支持的拓扑是否满足 KeyStone 器件的时序要求。客户需要遵循参考文档中的指导原则、包括长度匹配规则以及正确的履带间距和参考平面要求。这将保证您拥有一个稳健的系统。

Tom

0 admin 8 年多前

TI__Guru**** 2555630 points

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您能否至少告诉我它是1T 还是2T 计时？换言之、地址信号在每个时钟上升沿1T 转换为有效地址、或者在另一个上升沿转换为有效地址信息2T？我真的希望这些信息能够提供。仿真器模拟过程变化、并帮助识别 DDR3中的终端设置。客户实施并不总是理想的。当然、TI 的控制器可以正常工作、但随后由客户在 PCB 板上实施。没有两个 PCB 板是相似的。没有两种实现是相同的。仿真器可帮助改进客户完成的实施、并帮助验证实施是否正确。如果发现错误、则会节省大量的实验调试时间。这是一种现代的做事方式。 TI 需要与时俱进、并支持这些设计验证方法。

0 admin 8 年多前

TI__Guru**** 2555630 points

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Paul、

我获得了一些有关1T/2T 时序的信息。我们的所有测试都是在1T 命令速率下执行的、KeyStone I 或 KeyStone II 器件不支持2T 命令速率。

e2e.ti.com/.../329081

此致、
SENTHIL

0 admin 8 年多前

TI__Guru**** 2555630 points

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我完全同意 Paul 的观点。
每种设计都有其要求和折衷、100%不可能遵循设计指南。
我希望您能尽快解决这个问题、因为这是客户目前需要的(包括我)。

0 admin 8 年多前

TI__Guru**** 2555630 points

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Tohar、

我们不同意。强大的仿真需要丰富的经验和理解。很容易设置提供错误成功迹象的仿真。通过我们与许多客户的合作经验、我们已确定成功的最佳途径是仅支持有限数量的拓扑、并提供与阻抗、长度和 PCB 结构相关的规则。我们希望实施 DDR 布局的客户完全遵循给定的路由规则。不遵守所提供的所有规则的客户通常会遇到不稳定的 DDR 实施。了解并遵循所提供的规则的客户拥有强大的设计。

Tom

0 admin 8 年多前

TI__Guru**** 2555630 points

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您好、Tom、

感谢您花时间作出响应。

我的目的不是建议忽略 PCB 指南。我完全理解这些指南是在大量模拟和测量之后编写的。最好的做法是遵循这些指南。

但是、在我的经历中、您无法100%遵循这些指导原则。

我满足了如下要求：

*在 5 DRAM DDR4接口中、将每个 ACC 信号在一层中从控制器路由到最后一个 DRAM

*将 DRAM 分线中的布线长度限制为100mil (DQ)

*指示在上层(3.5)路由 DDR 接口

如果您分配给 DDR 接口的层数有限、并且 PCB 面积有限(DRAM 非常靠近控制器)-我上面展示的指导原则不能100% 遵循(这只是一个示例)。

这就是仿真的所在。

您可以验证您的设计是否仍然稳健、即使由于设计限制未遵循某些准则也是如此。

我将感谢您的回答。

谢谢、

Tohar

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