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[参考译文] AM3505：GPMC 时序

admin
Guru**** 2540720 points
Other Parts Discussed in Thread: AM3505

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/572290/am3505-gpmc-timing

器件型号：AM3505

您好！

我有一个使用 GPMC 接口连接 FPGA 的 AM3505处理器。 我正在尝试设置 FPGA 内部的时序限制、以匹配 GPMC 配置。 我在阅读 AM3505数据表(www.ti.com/.../timing_requirements_and_switching_characteristics)时有疑问

在表6-4中、我找到了我需要的所有时序定义、但我对最小值/最大值的含义有疑问。 例如、查看时序 F10、假设 H (8)=0、这是否意味着信号 GPMC_NOE 在 GPMC 时钟上升沿附近的-2.1ns 至+2.1ns 窗口中保持稳定、或者最小值和最大值是否具有另一个含义？

感谢您的任何输入。

Christophe

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    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好！

    是的、您已正确理解。
  • 0
    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Biser、
    感谢您的快速回答。 恐怕最小值和最大值之间定义的窗口实际上是不稳定区域。
    此致、
    Christophe
  • 0
    TI__Guru**** 2540720 points
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    您好、Biser、

    我已经了解了所有的计时规范、我有一个计时规范仍然令我困惑、那就是 F15。 根据数据表、F15为最小值(J - 2.1)和最大值(J+ 1.1)。 我将 J (或 GPMC_FCLK)设置为166MHz (6.02ns)、将 GPMC_CLK 设置为 GPMC_FCLK/2、12.04ns。 对于数据总线的这一要求、首先、对于12.04ns 的 GPMC_CLK、接收侧的采样窗口相当小(3.3ns)、但采样窗口也不是围绕 GPMC_CLK 的上升沿、而是围绕下降沿。 我在这里假设最小值和最大值的解释必须有所不同？

    此致、
    Christophe