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[参考译文] 66AK2H14:通过 PLL 输入连接

Guru**** 2540820 points
Other Parts Discussed in Thread: 66AK2H14

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/599201/66ak2h14-pass-pll-input-connection

器件型号:66AK2H14

您好!

根据66AK2H14的数据表(第307页)、导通 PLL 可以有两个源。 一个是 PASSCLK (P|N)、另一个是 主 PLL 多路复用器的输出。

如果使用了任何一个时钟、请告诉我 SOC 性能是否有任何改善。

此外,如果主 PLL 多路复用器输出用作传递 PLL 的输入,SYSCLK 或导通 PLL 的输出是否会有更多的抖动或噪声?

此致、

Madhu。

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    您好!

    我已通知设计团队。 他们的反馈将在此处发布。

    此致、
    Yordan
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    马德胡

    数据包子系统可在高达350MHz 的频率下运行。 某些系统使用的 CORECLK 频率不能被 PASSPLL 用来产生350MHz、从而导致该子系统的某些性能丧失。 对于这些系统、可以使用 PASSCLK 输入来允许数据包子系统以其最高额定速度运行。 大多数设计不需要使用最佳时钟提供的额外裕量、并且可以使用 CORECLK 接近350MHz。

    此致、
    SENTHIL
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    您好、SENTHIL、

    感谢您的回复。

    我使用100MHz 输入来实现内核时钟。

    根据66AK2H14数据表的表8.27、可以从100MHz 生成精确的350MHz。

    因此、我认为不需要单独的输入来传递 PLL 引脚。

    如果我错了、请纠正我的问题。

    此致、

    Madhu。  

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    马德胡

    当您可以从内核时钟生成350MHz 时、您会很高兴。

    此致、
    SENTHIL