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[参考译文] 66AK2H14：系统 PLL 时钟输入的输入频率

admin
Guru**** 2540720 points
Other Parts Discussed in Thread: 66AK2H14

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/597961/66ak2h14-input-frequency-for-system-pll-clock-inputs

器件型号：66AK2H14

您好！

对于66AK2H14的系统时钟输入( ALTCORECLK、ARMCLK、DDR3ACLK 等)，硬件设计指南(在表4中 ，SPRABV0)建议使用范围在40至312.5MHz 之间的输入。

我可以使用此范围内任何频率的时钟吗？

实际上、我计划使用156.25Mhz。 对于哪种处理器性能更佳、是否有任何特定的首选时钟输入？

谢谢、此致、

Madhu。

  • 0
    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    马德胡

    有关推荐的系统 PLL 和 ARM PLL 输入时钟、请参阅数据手册中的表8-27和8-28。

    此致、
    SENTHIL
  • 0
    TI__Guru**** 2540720 points
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    马德胡

    我建议您查看器件数据表(表8-27)以了解支持的值表。 仅支持该范围内的8个值、因此请确保选择相应的值。 所有8个值均已在设计中进行测试、156.25是该表中支持的值。

    为了最大限度地减少您一侧的软件更改和验证工作量、我们通常建议您遵循 EVM 规格上使用的时钟、除非有充分的理由选择不同的设计。 这将使您能够相当轻松地启动 TI 提供的软件、同时启动您的定制硬件。

    对于 EVM 规格、您可以在此处查看第5页上的原理图：
    wfcache.advantech.com/.../K2H_K2EVM-HK_SCH_A104_Rev4_0.pdf

    希望这对您有所帮助。

    此致、
    Rahul
  • 0
    TI__Guru**** 2540720 points
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    您好！

    感谢您的回复。

    表8.27用于系统 PLL、8.28用于 ARM PLL。

    系统 PLL 和主 PLL 是否相同？


    此致、
    Madhu。
  • 0
    TI__Guru**** 2540720 points
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    是的、系统 PLL 与主 PLL 相同。 它看起来需要在文献中进行更正以实现一致性。

    此致、
    Rahul
  • 0
    TI__Guru**** 2540720 points
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    您好！

    感谢您的回复。

    数据手册中的表8-27和8-28给出了推荐的系统 PLL 和 ARM PLL 输入时钟。 同样、是否有任何推荐用于 DDR3PLL 和 PASS PLL 的时钟输入？？

    此致、

    Madhu。

  • 0
    TI__Guru**** 2540720 points
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    马德胡

    请参阅 Keystone II 器件硬件设计指南中的第3节。 这包含 PLL 所有有效时钟值的详细信息：
    www.ti.com/.../sprabv0.pdf

    此致、
    Rahul
  • 0
    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    硬件用户指南仅给出了40MHz 至312.5Mhz 之间的时钟输入范围。 我能否提供此范围内任何频率的时钟输入？

    此致、

    Madhu。

  • 0
    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好！

    有人可以回答上述问题吗？

    提前感谢。

    此致、
    Madhu。
  • 0
    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    马德胡

    如前一篇文章所述、硬件设计指南中给出的时钟值仅在 TI 设计上进行验证。 使用其他时钟值会导致软件更改并在您的末尾进行额外验证

    此致、
    SENTHIL
  • 0
    TI__Guru**** 2540720 points
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    您好、SENTHIL、

    感谢您的回复。

    硬件设计指南似乎未指定任何 DDR3A_CLK 和 DDR3B_CLK 的时钟输入。 仅提供支持的输入时钟范围。

    EVM 对这些输入使用100MHz。 我想知道这些引脚是否有任何其他经过测试/验证的时钟输入。

     此致、

    Madhu。