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[参考译文] TMS320C6746：DDR2 DDR_D IBIS 模型定义 b/w C6746和 DM6437有何不同？

admin
Guru**** 2587365 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/589028/tms320c6746-why-are-the-ddr2-ddr_d-ibis-model-definitions-b-w-c6746-and-dm6437-different

器件型号：TMS320C6746

您好、香榭丽舍

我以前问过、但这是针对不同家庭的。 因此、我想开始一个新的线程。
我在 DM64x DaVinci 视频处理器论坛发布了相同的主题、因为我不确定如何提出与不同系列相关的问题。

IBIS 模型中 C6746 DDR2 DDR_D[15：0]引脚的模型类型定义为三态、而不是 I/O
另一方面、DM6437的模型类型定义为 I/O、而不是三态。

I/F 是 JEDEC 标准。 那么、您能告诉我哪一个定义是正确的吗？

此致、
J-Breeze

  • 0
    TI__Guru**** 2587365 points
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    J- Breeze、您好！

    我已将此事转发给设计专家。 他们的反馈应发布在此处。

    BR
    Tsvetolin Shulev
  • 0
    TI__Guru**** 2587365 points
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    您好、j-Breeze、

    IBIS 模型描述了器件设计中使用的缓冲器的行为。 由于多种原因、这些缓冲器可能因器件而异。 无论是工艺水平的变化、还是部件是由 TI 内部的不同团队开发的、有时都会有差异。 IBIS 模型由设计团队为每个器件提供、用于描述将观察到的行为。 虽然所有这些实现都符合标准、但它们在行为上并不相同。

    此致、

    Bill

  • 0
    TI__Guru**** 2587365 points
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    您好 Bill、

    感谢你的答复。

    那么、您的意思是、我可以使用 IBIS 模型验证 C6746 DDR2 DDR_D[15：0] I/O 引脚是否为输入缓冲器、在该模型中、引脚被定义为三态？
    我想确保它。

    此致、
    J-Breeze

  • 0
    TI__Guru**** 2587365 points
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    您好 Bill、

    非常感谢您的及时回复。

    此致、
    J-Breeze

  • 0
    TI__Guru**** 2587365 points
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    您好 Bill、

    我想知道您能尽快回答我的问题吗？

    此致、
    J-Breeze

  • 0
    TI__Guru**** 2587365 points
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    您好、j-Breeze、

    我目前不在办公室。 我已将您的请求转发给我的同事。

    此致、

    Bill

  • 0
    TI__Guru**** 2587365 points
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    J-Breeze、

    您已经问了为什么 IBIS 模型在2个独立的、不相关的部件之间是不同的。  Bill 回答了这个问题。  您是否确实在尝试确定如何在输入模式而非输出模式下对 C6746上的 bidi DDR 数据引脚进行建模？

    Tom

  • 0
    TI__Guru**** 2587365 points
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    J-Breeze、

    我们提供用于信号完整性评估的 IBIS 模型。  我们不提供 IBIS 模型来支持 DDR 时序分析。  因此、模型中的 VIN 规格不相关。  这可以有效地使模型对齐。  您可以在 高阻态条件下使用数据缓冲器运行 C6746 DDR 读取仿真。  这将提供执行信号完整性分析所需的封装和输入 RLC 寄生效应。

    Tom

  • 0
    TI__Guru**** 2587365 points
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    您好、Tom、

    感谢你的建议。

    此致、
    J-Breeze