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器件型号：TMS320C6678 您好！
只需快速确认内部 DDR3 PLL 系统中的输入时钟要求。
这是 C6678数据表中的一个片段。 DDR3时钟引脚的要求是40MHz (最小值)、但由于 PLLD、在 PLLM 输入级之前时钟可以小于40MHz。 我在数据表中看不到任何相关限制、因此认为应该可以、但请允许我确认以防万一。 此外、我想知道有关其他 PLL 系统内部(如主 PLL、PA PLL 等)的时钟速度要求/使用说明。 如果您有的话。
此致、
Naoki
