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[参考译文] DM3730：L1和 L2高速缓存交错

admin
Guru**** 2589265 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/591866/dm3730-l1-and-l2-cache-interleaving

器件型号：DM3730

为了满足我的安全要求、我正在寻找有关 L1和 L2高速缓存交错机制的信息。 该处理器的 L1和/或 L2高速缓存是否实际交错？

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    TI__Guru**** 2589265 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    在离线讨论中、这个问题适用于 ARM Cortex-A8和 C64x+ DSP 内核的所有内部存储器。

    对于中子翻转缓解、内存单元物理位置的交错将是有效的。 [de Yao]需要的是、L1和 L2高速缓存存储器上是否实现了任何交错方案。 例如、一个地址中的相邻数据位与另一个地址的数据位在物理上交叉。 其目的是最大程度地减少一个高能粒子的一次冲击改变一个存储器地址中多个位的可能性。

    此请求可有效地报告所有这些存储器的内部设计架构、并说明是否进行了任何物理交错、以便单独寻址的字节的位被另一个单独寻址的字节的位隔开、希望与单独的32位字隔开。

    此致、
    RandyP