[参考译文] 66AK2G02：ICE 板和数据表之间未使用引脚(AE6、AE9、AD6、AD9)的差异。

admin

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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/594730/66ak2g02-difference-for-unused-pin-ae6-ae9-ad6-ad9-between-ice-board-and-datasheet

器件型号：66AK2G02

尊敬的香榭丽舍

您能否确认数据表是否适用于未使用的引脚？

我很困惑、因为我发现数据表和 ICE 板之间存在差异。

当使用1 x 16位 DDR3时、我发现下面未使用的引脚应连接到 GND、

但是、我发现 DDR3_DQS2_P (AE6)和 DQS3_P (AE9)连接到 DVDD_DDR、DDR3_DQS2_N (AD6)和 DDR3_DQS3_N (AD9)连接到 ICE 板原理图中的 GND。

请告诉我、正确的地方是什么？

谢谢、此致、

8 年多前

0 admin 8 年多前

TI__Guru**** 2586945 points

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您好！

使用数据手册建议。规则是将*_N 引脚连接到电源、将*_P 引脚连接到 GND、如数据表所述。

此致、
Yordan

0 admin 8 年多前

TI__Guru**** 2586945 points

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谢谢、

根据表4-29、对于 DDR_CLK、DDR_CLK_N (AD24)连接到 GND、DDR_CLK_P (AE24)连接到 VCC。
是否也可以检查这些引脚？

谢谢、此致、
SI

0 admin 8 年多前

TI__Guru**** 2586945 points

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您好 SI、

此外、请遵循这些引脚的数据手册。差分输入的上拉/下拉主要是为了将这些信号保持在稳定状态并避免线路上的任何抖动。这将避免 K2G 内的任何外部时钟信号。

此致、

Bill

0 admin 8 年多前

TI__Guru**** 2586945 points

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您好 Bill、

我仍然感到困惑、想再次双击确认表4-29。

对于 DDR3_DQS、在数据表表表4-29中、DDR3_DQS_P 连接到 GND、DDR3_DQS_N 连接到 VCC。但是、在数据表的表4-29中、DDR_CLK_P 被连接至 VCC、而 DDR_CLK_N 被连接至 GND。
我想再次检查这一点、因为 ICE 电路板原理图中没有相干性、而 DDR3_DQS_P 连接到 VCC、而 DDR3_DQS_N 连接到 GND。

谢谢、此致、
SI

0 admin 8 年多前

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您好 SI、
需要记住的是、这些是差分信号。上拉一端和下拉一端将使输入保持稳定状态。对于时钟和 DQS、哪一侧是上的、哪一侧是下的无关紧要。
此致、
Bill

处理器（参考译文帖）

处理器（参考译文帖）(Read Only)

[参考译文] 66AK2G02：ICE 板和数据表之间未使用引脚(AE6、AE9、AD6、AD9)的差异。