[参考译文] TMS320C6657：L1P 作为数据存储器

喀祖：

请参阅 C66 CorePac 参考手册、网址为：

  www.ti.com/.../sprugw0c.pdf

C66内部架构的相关说明。 具体而言、请注意第2.2.1.1节、了解如何在 L1P 配置为 SRAM 时写入 L1P。 因此，我不确定 Set_data 函数()在您的测试中的表现如何，因为它使用主模式而不是 DMA。

因此、除了没有高速缓存的程序执行效率低下之外、我认为您实际上不能将 L1P 用作与 L1D 类似的数据 RAM。

请告诉我们这是否有帮助。

Jian

Kazu、

感谢您对使用 L1P 作为数据存储器的意图的明确解释。 当目标是 DSP 的0等待状态访问时、这是不可能的。

从技术上讲、C6000架构是经过修改的 Harvard 架构、其中程序和数据总线物理分离。 这使得两条总线能够完全同时访问不同的存储器、并且这使器件的可用存储器带宽加倍。 在 L1P/L1D 级别、这种分离在物理上得到执行、因为程序提取总线不连接到 L1D 存储器、数据读取/写入总线不连接到 L1P 存储器。 这种分离对于实现 L1存储器的0等待状态访问至关重要。

C66x CorePac 无法将其 L1P 存储器作为数据进行访问。 这不能通过 DSP 数据读取或写入来实现。

在 C6657等多核 C66x 器件上、CorePac0可以使用全局地址读写 CorePac1的 L1P 存储器。 但该访问速度不是0等待状态、与 L2、MSMC 甚至 DDR3访问相比、它可能非常慢。

您将需要制定其他方法来优化性能、从而获得所需的性能。 L1P SRAM 不能按您所描述的方式使用。

您提到了使用 DMA 将数据从 L2移动到 L1D。 您将使用 IDMA1实现从 L2到 L1D 的 CorePac 内部传输、从而获得最佳性能。 如果您使用的是 EDMA3、则传输速度将比使用 IDMA1时慢得多。

如果您想描述应用程序的要求和算法以帮助优化、请将其发布为新线程、但在此处发布指向新线程的链接、以便我们可以找到它。

此致、

RandyP