你(们)好
我们使用 Kintex Ultrascale FPGA (XCKCU060 FFVA 1156-2 E)和 TCI6638K2K DSP 构建了一个板。 这两个器件均设计为使用4x 通道 SRIO 通信进行通信。 它们之间没有 SRIO 开关。
我们已移植 SRIO 吞吐量示例、并按照所附文档中的建议进行了修改、发现环回 SRIO 吞吐量测试使用内核0和内核1运行良好。 从下面的主题中可以看出、Keystone 2中使用的 RapidIO 规格与 Xilinx FPGA SRIO 内核不同。
https://e2e.ti.com/support/dsp/c6000_multi-core_dsps/f/639/p/332001/1159652#1159652
FPGA 使用以下规格。
- 设计符合 RapidIO 互连规范版本2.2
- 支持1倍、2倍和4倍操作、能够从2倍或4倍向下训练到1倍
- 支持1.25、2.5、3.125、5.0和6.25Gbaud 的每通道速度
我对短控和长控符号配置有几个问题。 FPGA 中存在配置、但我们无法在以下文档中跟踪相同的配置
KeyStone 架构
文献编号：SPRUGW1B
2012年11月
串行快速 IO (SRIO)
此外、当我们调用 CCSL_IDEF_INLINE void CSL_SRIO_GetPortPLMIPplificControl API 时、我们发现 IDLE1和 IDLE2都设置为零。 实际上、该结构的所有内容都返回为零
typedef 结构体 SRIO_PLM_impl_control
｛
uint8 payloadCapture；
uint8 useIdle2；
uint8 useIdle1；
uint8 dlbEn；
uint8 forceReinit；
uint8 softRstPort；
uint8 txBypass；
uint8 lineLoopbackMode；
uint8 portSelfReset；
UINT8 自复位；
uint8 swapTx；
uint8 swapRx；
uint8 dltThresh；
}SRIO_PLM_impl_control；
如何在 K2K DSP 中配置短控制符号和长控制符号
此致
LN
|
CSL_IDEF_INLINE void CSL_SRIO_GetPLMPortCSRTransmit
|
