[参考译文] 66AK2G02：有关 DDR3原理图的问题、请查看

您好！

[引述]虽然我告诉我们确认只使用 DDR3L、但我们尚未使用 DDR3进行验证、但客户将使用 DDR3、我认为 DDR3也应该工作、对吗？[/引述]

您必须遵循数据手册中的建议。 话虽如此、您可以看到 DM 谈论连接 DDR3L 而不是 DDR3、因此您应该建议您的客户使用 DDR3L。

[引用]*当使用1 x 16位 DDR3时，DQS2、3应该是上拉和下拉，对吧？ [/报价]
请参阅第7.1.2.3.2节16位 DDR3L 接口：
"当不使用全部或部分 DDR 接口时、处理未使用引脚的正确方法是通过1k Ω 电阻将 DDR3_DQS*_Pi 引脚接地、并通过1k Ω 电阻将 DDR3_DQS*_Ni 引脚连接到相应的 DVDD_DDR 电源。 这需要针对未使用的每个字节来完成。 尽管这些信号具有内部上拉和下拉电阻、但外部上拉和下拉电阻可提供额外的保护、防止外部电气噪声导致信号活动。"

[引用]*当我检查 GP EVM 和 ICE 板时，RZQ 引脚是使用240欧姆下拉的，但我发现下面关于数据表和下拉电阻值的评论是不同的。 您能告诉我什么是正确的吗？
当参考设计与 DM 建议不同时、您必须遵循数据手册。

[引用]何时应实现 DDR_PLL？[/quot]
DDR_PLL：(EMIF/DDR PHY) DDR PLL 用于驱动 EMIF 的 DDR3 PHY
另请参阅数据手册的第5.9.3.3.1节 DDR_PLL 设置。


[报价]*您能否在下面查看我客户的终端实施？ DDR_REF_0.75V_PW 可用于 VDDR_VTT、对吧？[/报价]
请参阅第7.1.2.13 VTT 部分。 VTT 需要是 DDR3L 电源电压的一半。 端接看起来不错。

我也在邀请硬件专家在必要时进行详细阐述。

此致、
Yordan

您好！

让我补充一些意见。  

*当我检查 GP EVM 和 ICE 板时、RZQ 引脚是使用240欧姆下拉的、但我发现下面有关数据表的注释和下拉电阻值是不同的。 请告诉我、正确的地方是什么？

在数据表的表4-3中、  

(1)必须在该引脚和 VSS 之间连接一个外部49.9Ω±1%电阻器

这是数据手册中的错误。 在 EVM 上实现的电阻值应为240欧姆。

*是否应将 DDR3_CLKOUT_P0/N0连接到 DDR3存储器的 CK 引脚？

DDR3_CLKOUT_P0/N0必须连接到 DDR3存储器、并且必须通过 P0信号连接到 P 时钟输入、而 N0连接到 N 时钟输入。  

*在未使用 DDR_PLL 时、应打开 DDR_CLK_P/N？

如果使用 DDR3接口、则必须始终对 DDR_PLL 进行编程、但 DDR_PLL 可以来自 DDR_CLK_P/N 引脚的 SYSCLK。 如果 DDR_PLL 来自 SYSCLK、则可以将 DDR_CLK_P/N 保持未连接状态。  

*何时应实现 DDR_PLL？

如果使用 DDR3接口、则必须始终对 DDR_PLL 进行编程

*是否可以在没有下拉的情况下将 DDR_RESET 连接到 DDR3存储器？ 我发现在 ICE 电路板原理图中、DDR_RESET 为下拉电阻器。

出现下拉电阻以确保器件保持复位状态、直到 K2G 被初始化并为 DDR 的运行做好准备。 我建议您包含该电阻器。  

*您能否在我客户的终端实施情况下查看以下内容？ DDR_REF_0.75V_PW 可用于 VDDR_VTT、对吧？

该原理图有点难读、但看起来 DDR_RED_0.75V_PW 是使用分压器创建的。 这不符合 IEEE 规定的 VTT 要求。 VTT 端接电压必须由推挽电源输出供电。  EVM 上使用的 LP2996A 经过专门设计、可为 DDR3L 组件提供 VTT 终端电压。  

此致、

Bill