您好！
一段时间前 、C6678中的 PCIe 出站大小有类似的主题。 虽然该线程被标记为已解决、但我看不到它到底有多大帮助。 现在轮到我提出完全相同的问题了。
我有 C6670。 我将通过 EMDACC0设置 EDMA 传输、其两个传输控制器的 DBS 均为128B。 我将传输大小设置为2K。 我正在监控 EP 上的 PCIe 事务接口、即 FPGA。 我看到 TLP 的有效载荷大小为16 DWORD、即64B。 我还看到32次传输、因此每次传输2048B/32=64B。 此外、在 TLP 头中、我看到目标地址为0x0000、0x0040、0x0080、它们以64B 的倍数递增。
另一方面、我确信我的 FPGA 将 DEV_CAP_MAX_PAYLOAD_SUPPORTED 参数广播为128B。
因此、我要再次询问、如何通过 PCIe 使用 EDMA 实施128B 出站传输。
提前感谢。
您好 Eric、
我刚刚确认了我的怀疑：零有效载荷是由于我没有向 EDMA 引擎提交缓冲器的全局地址。 请参见 FPGA 事务 接口处的捕捉
TLP 接头的3个 DWORDS 之后、有我预期的有效载荷。 多边环境协定。
但是、TLP 有效载荷大小的问题仍然存在。 在上图中、看到"dw_length"信号、显示16DW=64B。 在一定的较大范围内：
请注意、MEM_addr 信号增量为0x40、这也是64B。
为了确保这一点、我在 FPGA 中使用 DMA 引擎触发了 DSP 到 FPGA 的传输：
请注意、在传输设置后、数据传入的数据包中的有效载荷为32DW = 128B。 数据包类型不同、因为 FPGA 正在请求读取、而 DSP 使用 Completer TLPS 进行响应。 本实验的重要结论是 PCIe 子系统能够形成和传输128B 有效载荷。 但是、当 EDMA 请求 PCIe 传输时、不会发生这种情况。
至于传输速度、我进行了粗略实验、发现与 FPGA 引擎的200+Mbps 相比、传输速率约为180MBps。
我们可以估计链路利用率为(64B 有效载荷)/(64B 有效载荷+ 12B 接头)= 84%、而(128B 有效载荷)/(128B 有效载荷+ 12B 接头)= 91%。 不重要、但可见。
我在本例中看到"ParamSet"的句柄为0x02704600。 我在该地址看到合理的参数着陆。 也许这需要更多的注意，但无论如何，真正的问题是 EDMA 启动的传输中的有效载荷大小。
请帮助进行调试。
提前感谢。
维克多
您好 Eric、
感谢您的帮助。 我认为我使用的是法律组合：
#define FPGA_EDMA_TX1_R 6 chAttr.chaNum = FPGA_EDMA_TX1_R； ... CSL_edma3ChannelOpen (&DMA->tx1.rght.cha.obj、FPGA_EDMA_CC_INST、&chAttr、&status)； ... CSL_edma3MapDMAChannelToParamBlock (hModule、FPGA_EDMA_TX1_R、8 * FPGA_EDMA_TX1_R)； ... CSL_edma3GetParamHandle( DMA->tx1.rght.cha.hdl，8 * FPGA_EDMA_TX1_R，&STATUS )；
通道是#6、但参数集是#48。 EDMA3CC0应具有16个通道、但参数条目为128。
尽管如此、我已经尝试使用通道#0、参数集#0。 到达存储器的参数为：
在我的代码中、我有：
dma->rght.prm.cfg.option = CSL_EDMA3_OPT_make ( CSL_EDMA3_ITCCH_DIS、 // itcchEn、 CSL_EDMA3_TCCH_DIS、 // tcchEn、 CSL_EDMA3_ITCINT_DIS、 // itcintEn、 CSL_EDMA3_TCINT_EN、 // tcintEn、 FPGA_EDMA_TX1_R、 // TCC、 CSL_EDMA3_TCC_NORMAL、 // tccMode、 CSL_EDMA3_FIFOWIDTH_NONE、// fwid、 CSL_EDMA3_STATIC_DIS、 // stat， CSL_EDMA3_SYNC_AB、 // syncdm， CSL_EDMA3_ADDRMODE_INCR、// DAM、 CSL_EDMA3_ADDRMODE_INCR // Sam )； dma->rt.prm.cfg.srcAddr =(uint32) src；//pcie_buf； dma->rght.prm.cfg.aCntbCnt = CSL_EDMA3_CNT_make (128、4)； dma->rt.prm.cfg.dstAddr =(uint32) dst； dma->rg.prm.cfg.srcDstBidx = CSL_EDMA3_BIDX_make (128、128)； dma->rt.prm.cfg.linkBcntrld = CSL_EDMA3_LINKBCNTRLD_make (CSL_EDMA3_LINK_DEFAULT、0)； dma->rg.prm.cfg.srcDstCidx = CSL_EDMA3_CIDX_make (0、0)； dma->rt.prm.cfg.cnt = 1；
我们看到了 OPT 场
src、dst 地址以及计数看起来也是正确的。 但是、即使在本例中、我仍然看到64B 的有效载荷大小。 对于 AB 同步传输、A 同步传输、观察到这种行为。 我尝试了大小为128*1024的块。
让我们看看还有什么要检查。 提前感谢。
维克多
您好！
感谢您的评论和参考。 当我找到 PCIe 的方法时、该文档非常有帮助。
您提到过、吞吐量是在 CC/TC 组合上测量的、因此我将 EDMA3CC0更改为 EDMA3CC1。 结果完全相同：出站数据包的有效载荷为64B，吞吐量相同，约为180Mbps，其中1 MB 为10**20字节。
我还尝试将传输通道映射到 que_1以使用其他 TC。 这不会产生明显的效果。 当然、我也尝试过 EDMA3CC2。 TLPS 仍然 具有64B 有效载荷。
报告中的数字看起来有点可疑。 如果我们谈论绝对值、那么我的设置在某种意义上是 x1 Vx1、因此我的吞吐量应该降低4倍。 对于128B 有效载荷、我们看到读取时为806.25Mbps、写入时为738.75Mbps。 除以4可分别得到201.56和184.69。 您认为这些写的184与我的181非常接近吗？
在我的案例中、我是从 FPGA 方面工作的、因此 DSP 虽然是 RC、但却作为事务接收器工作。 在发布的流程中、这与写入测试相匹配、我有200-212Mbps、缓冲区为8KB、最高为1MB。 在未布置的流程中、即读取请求后跟完成器、我有184-203 Mbps。 奇怪的区别是 TI 报告的阅读速度更快、我无法解释。 监控 TRN 接口我最初看到、在发出读取请求时、需要很少的 TRN 延迟时钟才能首次完成、但完成后的时钟间隔为3-5个时钟。 对于过载流、TLPS 显示在 TRN 接口上、没有间隙、因此我看到写入性能稍微好一些。 这种情况我可以用观察结果来解释、但无法解释为什么 DSP 到 DSP 显示更好的读取性能。 请参阅带有简单图表的附件。
我用这么多的措辞来描述我的怀疑、在 TI 报告中、我们看到了这样的情况、即 x2 Gen 2上的806.25Mbps 与201.56与 x1 Gen 1匹配、我还观察到这种情况、即128B 有效负载。 此外、738.75与~180匹配、我观察到它具有64B 有效载荷。 结合我之前的观察、DSP 的 PCIeSS 在读取请求时确实使用128B TLPS 进行响应、我怀疑：
至于示例5中的 EDMA3设置、我的非常接近：AB 同步、传输完成中断、A 维度上的128B。
现在我不知道还有什么要检查的。
维克多
尊敬的 Eric：
我与实验室的人员交谈过、我们只有1GHz 的范围、因此我也无法通过范围快速证明我的发现。
但是、我发现了另一个我想得到的确认。 虽然我的 FPGA 固件中的响应器件尚未就绪、但我仍然可以监控传入请求。 因此、在 EDMA 配置中、我交换了源和目的、从而使传输有效地发出读取请求、从 FPGA 传输到 DSP。 猜猜会怎么样？ 宾戈！ 当 EDMA3发起读传输时、即发送读请求并等待完成、此时请求的数据量为0x20=32DWORDS！ 在后续请求地址中、也会跳转0x80。
这就是我猜到的：EDMA 进行64B 写入、但进行128B 读取。 介绍了 SPRABK8 PCIe 用例报告中的性能值。
为了确保我尝试通过 EMDMACC1发出读取请求、并且请求的数据量减少到16DW = 64B。
因此、我的观察结果是、至少在我的设置中、x1 Gen1 EDMACC0可以使 DBS=128B 大读取、但只能写入64B。 当然、可能会有一些细微的遗漏、错误等、但它看起来很像、因为实施功能没有正确记录。
我非常认真地对待这个问题。 吞吐量是一个小问题、因为10%以下的降级应该被设计裕度覆盖。 但是、在有人认为 EDMA3CC0的性能会更好的印象下、用户可能会超额订阅该控制器、该控制器也是存储器传输、TCP 和 FFTC 服务的选择、而其他 EDMA 实例具有更多的通道和参数条目。
虽然我的同事建议借用更高的带宽范围并测试物理导线、但我希望 TI 在他们的实验中回顾这个问题、以便让他们有自己的观点。 不过，如果需要，我愿意在我的一方进行一切可能的试验。
谢谢。
维克多
