[参考译文] AM3352：在 DDR 时序调整后 U-Boot 失败

您好！

您需要完成整个过程。 仅更改时序是不够的。 您还需要进行调平。

您好！

您说的是调节水平是什么意思？ 我们遵循 了 processors.wiki.ti.com/.../Sitara_Linux_Training:_Tuning_the_DDR3_Timings_on_BeagleBoneBlack 中描述的所有步骤
在定制板上调整 EMIF DDR3存储器时序是否还有其他步骤？

对此，
Marcel

您是否这样做了： processors.wiki.ti.com/.../AM335x_DDR_PHY_register_configuration_for_DDR3_using_Software_Leveling ？ 这是一个必需的步骤、 也包含在 processors.wiki.ti.com/.../Sitara_Linux_Training:_Tuning_the_DDR3_Timings_on_BeagleBoneBlack 中

您是否按照 processors.wiki.ti.com/.../Sitara_Linux_Training:_Tuning_the_DDR3_Timings_on_BeagleBoneBlack 中的说明测试了配置

是的、我们执行了上面 wiki 页面中描述的所有步骤。 我们遇到了一些初始问题、我们在单独的论坛主题中也对此进行了介绍。 e2e.ti.com/.../577956

调平程序提供了一些最佳值。

(小部分
从器件比率搜索程序值为...
(小部分
参数 最大|最小|最佳|范围
(小部分
DATA_PHY_RD_DQS_SLAVE_RA比0x059 | 0x002 | 0x02d | 0x057
DATA_PHY_FIFO_WE_SLAVE_RA比0x168 | 0x041 | 0x0d4 | 0x127
DATA_PHY_WR_DQS_SLAVE_RA比0x0ca | 0x085 | 0x0a7 | 0x045
DATA_PHY_WR_DATA_SLAVE_RA比0x112 | 0x0ad | 0x0df | 0x065
(小部分

我们更改了 U-Boot ddr_defs.h 中的值

/* Micron MT41K256M16HA-125E*/
#define MT41K256M16HA125E_EMIF_READ_DERATEEx 0x100008
#define MT41K256M16HA125E_EMIF_TIM1 0x0AAAD4DB
#define MT41K256M16HA125E_EMIF_TIM2 0x266B7FDA
#define MT41K256M16HA125E_EMIF_TIM3 0x501F867F
#define MT41K256M16HA125E_EMIF_SDCFG 0x61C05332
#define MT41K256M16HA125E_EMIF_SDREF 0xC30
#define MT41K256M16HA125E_ZQ_CFG 0x50074BE4
#define MT41K256M16HA125E_Ratio 0x100
#define MT41K256M16HA125E_INVER_CLKOUT 0x1
#define MT41K256M16HA125E_RD_DQS 0x2D
#define MT41K256M16HA125E_WR_DQS 0xA7
#define MT41K256M16HA125E_PHY_WR_DATA 0xDF
#define MT41K256M16HA125E_PHY_FIFO_WE 0xD4
#define MT41K256M16HA125E_IOCTRL_VALUE 0x18B


通过 Code Composer 执行的测试工作正常。
但是、当加载第二个 U-Boot 映像时、会发生原始 POST 中描述的错误。

如果我们将 ddr_defs.h 更改为其原始值、U-Boot 就能够加载 Linux 内核。


此致、
Marcel

您好、Biser、

除了调平过程中经过优化的寄存器值之外、我们是否需要更改 U-Boot 源内的其他值？

此致、
Marcel

我已请复员方案专家发表意见。 他们将在这里作出回应。