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您好、Volks、
我在我们的定制板上使用 C6657 DSP、并使用 CCSV7.1。 我正在测试 DSP 和 FPGA 之间 PCIe 接口的吞吐量。 由于参考时钟为100MHz、我将 PCIe_SERDES_CFGPLL 使用默认值0x1c9 (PLLM - 64h)。
开始时、当我使用 PCI 工作模式时、第1代期望2.5 GHz PLL 输出、但仅获得1.2 GHz。 当我将 PCI 工作模式第1代更改为第2代时、我期望5GHz PLL 输出仅获得2.5GHz。
有人有什么想法吗？原因是什么？
谢谢、
RAM。
