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[参考译文] TMS320C6678:DDR3双组设计问题

Guru**** 2546960 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/600424/tms320c6678-ddr3-dual-bank-design-issue

器件型号:TMS320C6678

你(们)好,先生  

我们使用 C6678进行开发、并希望使用 x16 4个 DDR3。 最后、我们找到 了 MT41K1G16 (16Gbits、x16 TwinDie)、它有两列。

查看以下文档后、我们发现 它需要 DRAM 的输出时钟(DDR3nCLKOUT0P/N、DDR3nCLKOUT1P/N)用于双组设计

 PS:KeyStone 的 DDR3设计要求 Devices.pdf

但 Micro DDR 规格描述它只有一个 clk 输入。 我们是否可以将 DDRCLKOUT1保持悬空并且只使用 DDR3 CLK 输入引脚连接 DDRCLKOUT0?

感谢你的帮助。

BR

Yimin

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好、Yimin、

    我已通知硬件团队。 他们的反馈将在此处发布。

    此致、
    Yordan
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    Yimin、

    KeyStone I DDR3初始化应用报告(SPRABL2D)于2015年1月进行了修订。 它现在包含配置控制器和 PHY 以支持双芯片 SDRAM 的指令。 这未在任何 TI 参考设计中得到验证、但我们为渴望尝试的客户提供了此指南。 根据实施此配置的人员的反馈、我们认为此配置是有效的。

    当您使用双芯片 SDRAM 时、请按照硬件设计指南中的说明终止未使用的 DDR 时钟。

    此致、
    SENTHIL