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[参考译文] tms320c6678:DDRRESET 终端

Guru**** 2614265 points
Other Parts Discussed in Thread: TMS320C6678

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/657839/tms320c6678-ddrreset-termination

器件型号:TMS320C6678

大家好、团队、

代表客户发布:

我在 TMS320C6678的 DDRRESET 线路端接方面看到了不同的建议。 在一个参考设计中、它被上拉至另一个参考设计上的 VTT、它被上拉至1.5V、在 Keystone Wiki 上、它建议将其下拉至 GND。 我们目前已 在 DDRRESET 上拉至 VTT 的情况下实现了该功能。
在正常运行期间、DDRRESET 线路仅达到0.5V。 为了测试 TMS320C6678是否主动驱动线路、我移除了上拉电阻并注意到线路不会被驱动为高电平。 查看存储器的 Micron 规格、他们建议 DDRRESET = 0.8 * VDD、就像在其中一本 TMS320C6678手册中一样。
我个人认为线路应该上拉至1.5V。 工厂推荐什么?为什么?

谢谢、
Keith N.
AFA OD/WPA

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    您好、Keith、

    [引用]在一个参考设计上、它被上拉到另一个参考设计上、它被上拉到1.5V;在 Keystone Wiki 上、它建议将其下拉到 GND[/引用]

    您能否分享您参考的是哪些参考设计? 在 TMS320C6678 EVM 中、DDRRESET 信号或 DSP0_DDR3_EMRESETN (焊球 E11)直接连接到 DDR 芯片、而不会进行任何拉取:
    wfcache.advantech.com/.../TMDSEVM6678Lx_EVM_REV_3_0_DSN.pdf

    此致、
    Yordan
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    如果您看看要链接到的原理图、在第13页上有一个 R66 4.7K 上拉至1.5V 的电压。

    谢谢、

    Dan

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    Dan、您好!

    你是对的。 我错过了这个。
    此外、您还可以看到、这非常具有误导性。 在 TMS320C6678中、它们遵循 DDR 设计要求(sprabi1b)文档-->上拉 Ddrreset。

    对于使用相同的手动 DDR 设计要求(sprabi1b)来设计 DDR 连接的 K2H 和 K2E EVM、它们遵循原理图检查清单并通过下拉电阻器连接到接地。

    也许需要上拉电阻(无论上拉电阻还是下拉电阻)、以便复位电平在上电期间保持稳定、并且 DDR 控制器可以在所需的时间建立复位电平、而不会在之前的线路上产生毛刺脉冲。

    我相信 wiki 是更新最少的文档、因此我建议遵循 TMS320C6678 EVM 以及 DDR 设计要求中的建议。 我正在向设计团队进行确认。

    此致、
    Yordan
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    Dan、

    早期的 C6678 EVM 原理图错误地将其端接到 VTT。  在量产 EVM 发布之前已对此进行了更正。  DDRRESET 引脚应具有一个上拉至 DDR 电源或一个下拉至接地的电阻、以便在复位至 SDRAM 器件时始终存在有效的 CMOS 电平-即使处理器未完全通电也是如此。

    某些系统实现可使用上拉电阻、以便在 KeyStone 器件断电时 SDRAM 可保持自刷新模式。  这不是 KeyStone-I 和 KeyStone-II 器件的标准配置。  在这些系统中、在移除处理器电源的情况下电路板的运行变得非常困难。  因此、对于这些器件、应在 DDRRESET 上实施下拉。  我们在其他产品线中有支持这一点的器件。

    Tom