各位专家、您好！
我想要求对 PCIe 操作进行澄清。 在我们的设计中、我们通过 PCIe 链路将 C6670连接到 Spartan 6。 FPGA 中包含 DMA 引擎、我们用于将大量数据上传到 DSP 的 DDR3。 当这些传输与来自 DSP 的 PIO 读取请求混合时、我会看到一些可疑的错误行为。
假设代码中存在 PIO 读取请求、如 PCIe 数据空间内地址的解引用、该解引用会转换为类似 LDx 指令的内容。 据我了解、PCIe 子系统发出读取请求 TLP 并等待完成。 此时 DSP 会发生什么情况？ 它是否会出现某种失速？ 此时它是否接受任何中断？
现在想象一下、读取请求 TLP 被传输到 EP、但 EP 忙于传输大量 DMA 数据、并且完整的返回会显著延迟。 在本例中、DSP 会发生什么情况？
提前感谢。
您好 Eric、
感谢您的建议。
我已经查看了这些寄存器。 当 FPGA 锁定时、我看到了
STATUS_COMMAND 0x21801004 0x00100546 DEV_STAT_CTRL 0x21801078 0x0002281F NFATAL_ERR LINK_STAT_CTRL 0x21801080 0x30110008 DLL_ACTIVE PCIe_CERR 0x21801110 0x00000000 PCIe_UNCERR 0x21801104 0x00004000 cmpl_TMOT_ST ROOT_ERR_ST 0x21801130 0x0000002C NFERR MULT_FNF ERR_FNF
与正常运行相比、最后只有3个错误寄存器获得非零值、而前3个寄存器完全相同。
最初、我的同事发现了该问题。 他注意到、在 FPGA 端由 DMA 引擎执行的一些较长的 DMA 传输过程中、即 FPGA 作为 EP 向 DSP 发送已发布的写入请求作为 RC、他发现 DSP 上的计时器中断丢失了事件。 我们追溯到 PCIe 上有读取活动、即 DSP 向 FPGA 发送未过帐的读取请求、并等待完成者的到来。 所以我最初的猜测是、由于完成了等待、DSP 被挂起、不处理中断请求。 这是原始帖子的问题、我仍然想知道 DSP 正在读取存储器映射器件时会发生什么情况、但该读取需要更长的时间才能完成。
使用一些简单的拐杖、我让完成者更快地返回、在那段时间内、我发现、实际上、SoF/EOF 序列也被打破。
我们正在使用仿真器将程序加载到 DSP、并在 CCS 中进行调试。 在第一次尝试时、它看起来缺少 MSI 中断、这是可以理解的、此时 SoF/EOF 序列中断。 但是、我们经常看到仿真被暂停、并且控制台中会出现以下消息：
C66xx_0：读取长度 为0x554的第0页上0x8dadd4处的存储器块时遇到问题：(错误-1060 @ 0x8DADF8)器件未响应请求。 重置设备、然后重试此操作。 如果错误仍然存在、请确认 配置、对电路板进行下电上电和/或尝试更可靠的 JTAG 设置(例如、较低的 TCLK)。 (仿真包7.0.188.0)
它看起来是什么样的
我在调试会话中无法再做任何其他事情。
在 PCIe UG 中提到、PCIe 错误可用于触发中断。 但是、我将尝试这一点、但当仿真中断时、我似乎无法进行 Log_print。
请您在上面推荐吗？
谢谢。
