Yordan、您好、只是想发表一下、谢谢。 我们现在有66AK2L06 EVM、其中 AD9250 (ADC)和 AD9152 (DAC)现在通过 JESD 接口进行通信、这意味着
以下列出的所有通道分配均适用于 EVM/子连接。 我们的子板专为测试模拟器件部件的 JESD 接口而设计
我们将与德州仪器66AK2L06器件搭配使用的小型子雷达。
另一个注意事项是、由于我打开了此窗口、我们仍在努力解决的最后一个问题是将自己的代码编译到 NAND 闪存中、该闪存将是我们的引导器件。 我们可以对闪存进行编程
但是、当我们关闭系统并重新启动时、它不会启动？ 软件小组正在研究这个问题、但作为硬件设计人员、我很难理解为什么这么困难
操作。 您能给我一个分步说明如何编译我们的应用(以及其他需要的任何内容)并存储到 NAND 中、这样我们就可以关闭 EVM 并重新打开、然后它就可以运行我们的应用了！
我们针对连接到 EVM 的原型板的硬件 JESD 通道设置：
对于我们的 DAC：(使用 JESD 子类1、使用 由 EVM 生成的具有120kHz 系统基准的122.88MHZ 时钟)
66AK2L06 发送输出[shared_SERDES_0] JESD 通道 0差分引脚 AH18/AH17 =>路由至=> FMC1连接器差分引脚 C2/C3
66AK2L06 发送输出[shared_SERDES_0] JESD 通道 1差分引脚 AG19/AG18 =>路由至=> FMC1连接器差分引脚 A22/A23
对于 我们的 ADC：(使用 JESD 子类1、使用 由 EVM 生成的具有120kHz 系统基准的122.88MHZ 时钟)
66AK2L06 接收输入 [SHARGE_SERDES_0] JESD 通道 0差分引脚 AJ18/AJ19 <=从 <= FMC1连接器差分引脚 C6-C7路由
66AK2L06 接收输入 [shared_SERDES_0] JESD 通道 1差分引脚 AK19/AK20 <=从 <= FMC1连接器差分引脚 A2/A3路由
对于 ADC 同步：
66AK2L06 同步输入[SOC_JESD_SYNCOUT0_P_FMC1]差动引脚 AJ9/AJ10 =>路由至=> FMC1连接器差动引脚 G12/G13
对于 DAC 同步：
66AK2L06 同步输入[SOC_JESD_SYNCIN0_P ]差动引脚 AG12/AG13 <=从<= U48 缓冲器引脚 1/2 <=从 <= FMC1连接器差动引脚 F10/F11路由
对于 ADC/DAC 主采样时钟：(使用122.88MHZ)
U47 CDCM6208V1RGZR [SYS_CLKP_FMC1]差动引脚 23/22 =>路由至=> FMC1连接器差动引脚 K4/K5
对于 ADC/DAC 系统参考 选通：(使用从 Xilinx FPGA 生成的120kHz)
U51 SN65LVDS104PWR [SYSREF_P_FMC1]差分引脚 14/13 =>路由至=> FMC1连接器差分引脚 J2/J3
