[参考译文] TMS320C6424：CLK_IN：1.8V CLK 的接地基准？ / PLL：CPU 的 PLL 倍频值是否正确？

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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/587150/tms320c6424-clk_in-ground-reference-for-the-1-8v-clk-pll-correct-pll-multiplier-value-for-cpu-of-600mhz

器件型号：TMS320C6424

团队、

对于 TMS320C6424ZWTQ6、您可以帮助回答以下问题吗？
提前感谢、

1) 1) CLK_IN GND 基准：
www.ti.com/lit/ds/symlink/tms320c6424.pdf
数据表 SPRS347D 第162页指出：

6.7.1 PLL1和 PLL2

PLL1和 PLL2电源均通过1.8V PLL 电源引脚(PLLPWR18)从外部供电。一个

必须将外部 EMI 滤波器电路添加到 PLLPWR18中、如图6-11所示。的1.8V 电源

EMI 滤波器必须来自为器件1.8V I/O 电源引脚供电的同一1.8V 电源平面

为了节省额外的振荡器、DSP CLK_IN 引脚 K19由具有分压器的3.3V 缓冲器供电、以获得1.8V 兼容输入电压。
如图所示：

您是否看到此类实现有任何问题？ (CLKIN 不是来自1.8V PS、而是来自3.3V？)

2) 2)当使用25MHz 的振荡器和600Mhz 的芯片时、PLLMS[2：0]的哪个值是正确的？

数据表中的要求是不要让 sysclk1高于最大值(在我们的卡中为600Mhz)。

对于25MHz 的振荡器、引导配置电阻器能否设置为 PLLMS[2：0]="111"、即 X30、其给出的700Mhz 高于600Mhz、但 SYSCLK1为：/2 ie CLKIN*20/2=25M*20/2=375

第75页：

器件频率：(SYSCLK1)根据表3-5计算得出的值不得超过 SYSCLK1最大值

频率、PLLC1时钟频率范围。

例如、对于 CLKIN = 25MHz 的600MHz 器件、为了保持在 PLLOUT 内

频率范围和 SYSCLK1最大频率来自表6-15、PLLC1时钟频率

范围内、用户必须选择一个具有介于 x16和 x24之间的 PLL1乘法器的引导模式。

第73页：

8 年多前

0 admin 8 年多前

TI__Guru**** 2595805 points

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您好、Anthony、

我已将其转发给原理图专家。他们的反馈应发布在此处。

BR
Tsvetolin Shulev

0 admin 8 年多前

TI__Guru**** 2595805 points

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Anber、

1：对内核 PLL 的输入时钟要求是1.8V LVCMOS 兼容的。您可以从单个源或时钟缓冲器生成此时钟、但必须确保满足数据表中描述的所有时钟要求。

2、输入时钟为25MHz、器件范围为600MHz 时、您可能无法使用 PLLMS[2：0]值101、110和111来满足 PLLOUT 和 SYSCLK1的最大限制、

此致、
SENTHIL

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