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器件型号：AM3359 您好！
我将为 AM3359路由 DDR3。 我有一个 DDR3芯片。
参考：AM335x 数据表， 表7-66。 CK 和 ADDR_CTRL 布线规格
该表提供了数据分别在地址之间偏移和 CLK+/- 单独对内偏移的规格。
1)地址和时钟(长度) 是否不需要具有100密耳的相同偏斜？ (地址的标称长度为90mil、CLK 的标称长度为400mil 是否正常？) ？
2) 2)我的 CLK 的"at"的电流偏斜 约为20mil。 但我的 CLK 的最大长度仅为75mil。 如果我必须匹配我的长度，我将无法保持 此小长度的差分间距 (例如我的限制)。 我可以考虑三个选项"
a)保持原样-将保持 CLK 的差动间距、但它仅不符合 AT stun 的偏斜要求
(75mil 迹线的一端有一个过孔、另一端有一个端接、在底层布线)
b)确保长度相等-但 在75密耳的长度下不会保持差分间距。 可能的共模噪声辐射？
c)以差动方式将 CLK 布线延长至约450mil、并在端接端附近添加凸点或曲线以实现5mil 偏斜规格(同样、需要在端接电阻附近略微超出一些差分间距。)
最好的选择是什么？
注：在 TI 器件与 DDR3器件之间，我已遵守所有长度和偏移限制。
谢谢
