尊敬的香榭丽舍
我的客户希望将 AIC3206用于音频输入和输出、AIC3206只有1个 BCLK 和 WCLK、但它集成了 ADC 和 DAC。
我很好奇、AIC3206是否可以连接到 C6748以进行音频输入/输出、以及在这种情况下应如何连接每个引脚。
是否可以将 AIC3206的 BCLK 连接到 ACLKR 和 C6748 McASP 的 ACLKX 以及 AIC3206的 WCLK 连接到 AFR 和 AFSX？
例如、我的客户希望使用 AIC3206的 ADC 和 DAC、如下所示。
AIC3206 (ADC)-- C6748ZCE -- AIC3206 (DAC)
但是、我发现 AIC3206中只有1个 BCLK 引脚和1个 WCLK 引脚、并想说明它应该如何连接到 C6748 McASP。
谢谢、此致、
SI
您好 SI、
McASP 有几种可能的时钟配置、但是在这种情况下、我会将编解码器配置为 I2S 主器件(它为 McASP 提供位时钟和字时钟)。 并将 McASP 发送和接收串行器设置为同步模式、以便位时钟和字时钟从编解码器到达发送器位时钟和字时钟引脚。 车床时钟通过 McASP 模块内部的时钟路由/多路复用发送器和接收器发送。
我想您还可以将编解码器位时钟和字时钟路由到发送和接收时钟引脚、但这是不必要的、并且会消耗处理器上的两个额外引脚。
请参阅 C6748 LCDK 原理图(http://www.ti.com/tool/tmdslcdk6748)。 该板将 McASP ACLKX 和 AFSX 引脚连接到编解码器 BCLK 和 WCLK 引脚。 它支持发送(DAC)和接收(ADC)。 此设计从 McASP 发送高频时钟 AHCLKX 中为编解码器主时钟输入 MCLK 供源、但 MCLK 也可能来自板载时钟振荡器。 在这种配置下、编解码器可以是 I2S 主器件、McASP 可以是 I2S 主器件。
编解码器最好使用其 PLL 和小数分频器提供精确的采样时钟速率。 当 McASP 作为时钟主器件时、它被限制为来自系统 PLL 的整数分频器来实现位时钟和字时钟。 除非仔细选择晶体振荡器和系统 PLL 频率以使用整数分频器达到所需频率、否则这些频率可能与所需的采样率稍有不同。
请参阅下面的时钟路由/多路复用、将位时钟从编解码器路由到 McASP 发送器和接收器。 请注意从 XCLK 到 RCLK 的反相。
有关更多详细信息、另请参阅器件 TRM McASP 一章。
希望这对您有所帮助、
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