您好、Oded、

[报价用户="Oded Asulin"]两个 DM8168都配置为 EP、Gen2.0、4通道。[/quot]

DM816x PCIe 支持1通道或2通道、但不支持4通道。 它有一个端口、两个通道。

您是否使用 DM816x EZSDK 5.05.02.00？ 您能否尝试重现 DM816x TI EVM 的问题？

您是否还可以监控以下位并查看它们记录的内容：

LINK_STAT_CTRL[27] LINK_TUNING

DEBUG1[29] link_in_training

另请参阅以下指针是否将在帮助中：

DM816x TRM、第17.2.9.3.1.1节 EP 模式下的主机复位请求中断接收

此致、
帕维尔

您好、Pavel、
感谢你的帮助。
您对链路特性正确无误。 链路宽度为 x2、第1.0代(2.5G)为 EP。
我无法在 EVM 上重复此问题、因为我们使用定制板作为整个系统的一部分。
我们使用 DVR RDK 4.01

我已经读取了您在失败期间询问的寄存器字段、
LINK_STAT_CTRL[27] LINK_TUNING ="0"
DEBUG1[29] link_in_training ='0'、
因此、我假设 LTSSM 未执行链路训练



我注意到了其他一些东西。 我不确定它是否相关、或者我是否有其他问题。
这种情况很少发生、但有时在上电时、我会看到一个问题、而 PCIe 链路状态为正常、但软件会持续轮询 bar3寄存器值、寻找非零值。 它从未在这项任务中取得成功。 尽管从 TI 控制台读取会返回预期的 bar2值(这些值由外部 RC 初始化、RC 已成功完成此任务)。 在此故障期间、我还注意到 DIVCLK 未运行。  

PCIe_STSPLL = 0x1、而正常运行时为0x3

这意味着 DIVCLK='0'。 DIVCLK 未运行。

PCIe_CFGPLL = 0x01C9
PCIe_CFGPLL[ENPLL、#16]= 1’
PCIe_CFGPLL[ENDIVCLK、#24]= 1’

您能解释一下这个时钟的优势吗？ 它路由到哪里？ 如果它没有运行、会产生什么影响？ 什么会影响它不运行？

DIVCLK='0'可以解决软件无法读取 bar2寄存器的问题吗？ 如果是这样、它如何从控制台成功？

[引用 user="Oded Absulin">您对链接特性正确无误。 链路宽度为 x2、第1.0代(2.5G)为 EP。
我无法在 EVM 上重复此问题、因为我们使用定制板作为整个系统的一部分。
我们使用 DVR RDK 4.01

我已经读取了您在失败期间询问的寄存器字段、
LINK_STAT_CTRL[27] LINK_TUNING ="0"
DEBUG1[29] link_in_training ='0'、
因此、我假设 LTSSM 未执行链路训练[/报价]

确保您使用的是最新版本的 RDK Linux 内核。

您表示很少观察到此问题(链路训练失败)、对吧？ 这可能是定制板的硬件故障。 请使用 DM816x 数据表和 DM816x TI EVM 仔细检查您的设计。

DM814x TI EVM 中还有针对 PCIe 的硬件诊断测试。 您可以检查此测试是否可应用于您的 DM816x 定制板。

Software -> Diagnostic Software -> Base Board -> Rev D -> src -> CCS_Test_code -> Base_Board -> PCIe

我将检查您的另一个问题并返回给您。

此致、
帕维尔

[引用用户="Oded Absulin"]

我注意到了其他一些东西。 我不确定它是否相关、或者我是否有其他问题。
这种情况很少发生、但有时在上电时、我会看到一个问题、而 PCIe 链路状态为正常、但软件会持续轮询 bar3寄存器值、寻找非零值。 它从未在这项任务中取得成功。 尽管从 TI 控制台读取会返回预期的 bar2值(这些值由外部 RC 初始化、RC 已成功完成此任务)。 在此故障期间、我还注意到 DIVCLK 未运行。  

PCIe_STSPLL = 0x1、而正常运行时为0x3

这意味着 DIVCLK='0'。 DIVCLK 未运行。

PCIe_CFGPLL = 0x01C9
PCIe_CFGPLL[ENPLL、#16]= 1’
PCIe_CFGPLL[ENDIVCLK、#24]= 1’

您能解释一下这个时钟的优势吗？ 它路由到哪里？ 如果它没有运行、会产生什么影响？ 什么会影响它不运行？

DIVCLK='0'可以解决软件无法读取 bar2寄存器的问题吗？ 如果是这样、它如何从控制台成功？

[/报价]

是的、位[9] DIVCLK 也应为1、PCIe 才能正常工作。 更多详细信息、请参阅 DM816x TRM (以下各节)：

17.1.4.4时钟、复位、电源控制逻辑
17.2.1时钟控制

DIVCLK 是 PCIe 串行器/解串器 PLL 的输出时钟和 PCIe 模块的输入时钟(功能时钟)。

检查100MHz REFCLK 是否正确(PCIe 串行器/解串器 PLL 的输入时钟)且稳定。 此外、检查工作用例和非工作用例之间的 PRCM PCIe 相关寄存器(CM_DEFAULT_PCI_CLKSTCTRL、CM_DEFAULT_PCI_CLKCTRL、RM_DEFAULT_RSTCTRL[7] PCI_LRST、RM_DEFAULT_RSTSTST[7] PCI_LRST)是否存在差异

此致、
帕维尔

尊敬的 Pavel：
请参阅以下寄存器的读取值：

CM_DEFAULT_PCI_CLKSTCTRL、0x48180510 = 0x102 (与正常操作相同)
CM_DEFAULT_PCI_CLKCTRL、0x48180578= 0x00000002 (与正常操作相同)
RM_DEFAULT_RSTCTRL[7] PCI_LRST = 0、0x48180b10=0x00000003 (与正常运行相同)
RM_DEFAULT_RST[7] PCI_LRST=‘1’*，0x48180b14= 0xFC (与正常运行相同)、考虑到在上电期间不会清除此状态。 我将从控制台清除它、以验证 LRST 是否不会持续处于复位状态(可能不是、链路在故障期间处于 L0状态)。

我还在几次正常上电期间读取 PCIe_CFG 寄存器。 我看到在许多情况下 DIVCLK 未运行、PLL 被锁定(LOCK、bit[8]='1')、PCIe 链路为 L0、并且在 PCI 域中没有问题。

您能告诉我在哪里会看到由于缺少 DIVLCK 而出现的性能下降吗？ (您已经提到 DIVCLK 是 PCIe 模块的输入时钟(功能时钟))。

在您发送的指针中、我没有看到任何有关"div x 5" PLL 时钟(DIVCLK)的解释、只是一般性的解释。 该时钟是否是提到的250MHz 时钟？
我将尝试测量/更改 REFCLK 输入时钟、以保持 DIVCLK 始终运行。

感谢您的帮助、
此致、
Oded

尊敬的 Pavel：
您能否分享一些有关 DIVCLK 状态的信息。 记录的信息不够清晰、
谢谢、
Oded

尊敬的 Pavel：
我们需要验证 DIVCLK 对 PCIe 功能的影响。
我们已禁用 DIVCLK (EN-DIV-CLK=0，PCI_CFG 寄存器中的位24)。
我们没有发现 PCIe 链路出现任何下降。 因此、我们不确定是否仍要朝这个方向调查我们的问题。
您能批准我们关于 DIVLCK 的假设吗？
是否可以建议任何其他方向来调查我们的问题？

谢谢、
Oded

Oded、

请参阅以下 e2e 帖子：
e2e.ti.com/.../426680

此致、
帕维尔

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e2e.ti.com/.../632753