[参考译文] TMS320C6657：DDR ECC 功能验证失败。

尊敬的 Denny's：

我已通知软件团队。 他们的反馈将在此处发布。

此致、
Yordan

丹尼

KeyStone-I 中的矫正误差和 ECC 配置是完全独立的。  您需要使用提供的规则和工具按照初始化指南中讨论的顺序进行操作。  这些完全支持 C665x 器件。  文档建议使用部分自动调平。  这也是 所提供的所有示例代码和脚本中提供的解决方案。  在成功验证目标板上的 DDR3实现之前、请勿继续进行 ECC 测试。  确保完成所需的长度匹配练习、然后 正确填充 PHY_CALC 和 REG_CALC 工作表。

Tom

Tom、

调平的初始参数相同。 如果没有启用 ECC、它可以通过调平、如果启用 ECC、它将无法通过调平。

您对此有什么建议吗？ 谢谢！

BR、
丹尼  

Tom、

我认为这可能不是平衡问题。
忽略调平错误。 我只检查 DDR ECC 范围地址、它读取写入检查失败。
如果我检查不在 ECC 地址范围内的地址、那么读取和写入 DDR 是可以的。

BR、
丹尼

我只需将所有调平参数设置为0、它是相同的。
如果我基于这些参数禁用 ECC 函数、它可以传递调平函数、启用它无法传递的 ECC 函数。
读取写检查 ECC 范围地址失败、不成功读取 ECC 范围地址。

gpBootCfgRegs->DDR3_CONFIG_REG[2]= 0；
gpBootCfgRegs->DDR3_CONFIG_REG[3]= 0；
gpBootCfgRegs->DDR3_CONFIG_REG[4]= 0；
gpBootCfgRegs->DDR3_CONFIG_REG[5]= 0；
gpBootCfgRegs->DDR3_CONFIG_REG[6]= 0；
gpBootCfgRegs->DDR3_CONFIG_REG[7]= 0；
gpBootCfgRegs->DDR3_CONFIG_REG[8]= 0；
gpBootCfgRegs->DDR3_CONFIG_REG[9]= 0；
gpBootCfgRegs->DDR3_CONFIG_REG[10]= 0；

/*GTLVL_INIT_Ratio*/
gpBootCfgRegs->DDR3_CONFIG_REG[14]= 0；
gpBootCfgRegs->DDR3_CONFIG_REG[15]= 0；
gpBootCfgRegs->DDR3_CONFIG_REG[16]= 0；
gpBootCfgRegs->DDR3_CONFIG_REG[17]= 0；
gpBootCfgRegs->DDR3_CONFIG_REG[18]= 0；
gpBootCfgRegs->DDR3_CONFIG_REG[19]= 0；
gpBootCfgRegs->DDR3_CONFIG_REG[20]= 0；
gpBootCfgRegs->DDR3_CONFIG_REG[21]= 0；
gpBootCfgRegs->DDR3_CONFIG_REG[22]= 0；

丹尼

您将继续混合调平和 ECC。  禁用所有 ECC 并验证所有存储器都可以可靠地写入和读取。  然后、我们可以讨论 ECC。

请提供长度匹配报告、说明所有5字节通道和 Fly-by 网络均已正确路由和验证。  此外、请提供您完全填充的 PHY_CALC 和 REG_CALC 工作表。

DDR3存储器是使用三个 x16器件还是五个 x8器件实现的？  请提供 SDRAM 器件型号。

Tom

您好，Tom

我们使用三个 x16器件、类型为 MT41K128M16JT-125ITK，SDRAM 数据表、attachment.e2e.ti.com/.../DDR3-PHY-Calc-v10.xlsxe2e.ti.com/.../8182.DDR3-Register-Calc-v4.xlsxe2e.ti.com/.../MT41K128M16JT_2D00_125ITK.pdf 添加了 PHY_CALC 和 REG_CALC 工作表

射线、

我仍然需要接收长度匹配报告。

Tom

射线、

我还看到您正在使用旧版本的 PHY_CALC 工作表。  请下载最新版本的 KeyStone I DDR3初始化应用报告(SPRABL2E)及其相关的电子表格。  您将看到您没有为 C665x 使用正确的字节通道。  修订后的文档中也详细讨论了这一点。  请更正代码并查看此代码是否解决了问题。

Tom

Tom、

您能否解释什么是"长度匹配报告"？ 非常感谢！

BR、
丹尼

丹尼

KeyStone 器件的 DDR3设计要求应用报告(SPRABI1)提供了将控制器与每个 SDRAM 之间的 Fly-by 网络长度相匹配以及将控制器与每个 SDRAM 之间的数据组网络相匹配的要求。  这对于 DDR3的稳健运行是必需的。  要验证是否满足这些规则、您需要手动生成表、或使用 PCB 布局工具生成表。  请参阅随附的由 Cadence Allegro 生成的报告。  电子表格计算已添加到最后一列、以突出显示边距和任何失败的路由。  请为正在测试的电路板提供类似这样的报告。

Tom

e2e.ti.com/.../Example-DDR3-Length-match-Report.xls

Tom，ö m

我使用了最新版本的 PHY_CALC 工作表并更正了代码、问题仍然存在。

1、启用 ECC，DDR 写入/读取测试失败。
2、禁用 ECC，DDR 写入/读取测试成功。
我认为 启用 ECC 后、DDR-ECC 芯片可能会对另 一个 DDR 芯片产生一些影响。

我的问题：
当 ECC 被禁用时、如何确认 DDR-ECC 芯片是否正常。

射线

e2e.ti.com/.../4745.DDR3-PHY-Calc-v11.xlsx

Tom、

问题是启用 ECC 后、它无法通过调平。 因此它无法读取/写入 DDR。 无法正确执行假写入。

同样的测试代码也可以在 TCI6614 EVM 板上正常运行。

您对如何验证 ECC DDR 芯片有什么想法吗？ 谢谢！

BR、
丹尼

丹尼

我仍在等待查看长度匹配报告。  这是布局验证的关键部分。  如果长度匹配不正确、则讨论 ECC 会浪费时间。

Tom

Tom、

这是   长度匹配报告。

射线

e2e.ti.com/.../DDR3-Length-match-Report.xls

射线、

长度报告显示了 fly-by 组(地址、命令、控制和时钟)没有遵循路由规则。  数据差异也很大。  时钟是一个非常重要的信号、不会以差分方式路由。  您需要更正电路板布局、我们才能提供帮助。

Tom

你好、Denny's
我看到内部更新显示您使用了相同的软件并验证了在 C6657 EVM 上工作的 DDR ECC。

从 Tom 的最后注释中可以看到，主板对 DDR 布局有严重的违规，需要更正。 虽然无法轻松地确认客户看到的问题是这些违规导致的、但不能将其视为故障的潜在原因、而且通常这种违规会影响任何有意义的调试。

我有几个后续问题
1) 1) Tom 对此线程提出了一个请求、要求确认在未启用 DDR ECC 的情况下所有水平调整和稳健性测试均按预期工作-您能否再次确认这种情况？
2) 2)您有另一个线程存在 MSMC ECC 故障问题-在同一个设计中是否会看到此故障、还是这是一个新设计？ 如果是、测试了多少个电路板、有多少个电路板发生故障？
3) 3)这是0次故障还是现场报告的故障？
4) 4)如果 DDR 时钟频率降低、您在故障中是否看到任何差异？


此致
Mukul

您好、Mukul、

关于您的问题：

1、是的、如果没有 DDR ECC、则所有水平和稳健性测试均可按预期工作。 此产品的 MP 已超过1年、一切正常。

2、关于 MSMC ECC 问题、它是相同的设计现在是新的。 客户在数百个产品中仅发现一个错误。

3、MSMC ECC 问题是现场报告故障。

4、DDR ECC 故障时、我们看不到任何区别。 它们已将时钟降低至400MHz、这是相同的。

客户希望 采用新设计来解决 DDR ECC 问题、但他们担心：

1、他们不知道这个问题的根本原因是什么。

2、他们不知道如何改进自己的设计。

请就此提供帮助吗？ 谢谢！

BR、
丹尼

你好、Denny's
谢谢。
只是为了进一步澄清，在我看来，虽然这是同一个设计，但客户正在尝试首次启用 DDR ECC，这样他们就会看到所有测试板在启用 ECC 时显示故障？ 对吧？

他们可以尝试低于400MHz 吗？

>>他们不知道如何改进他们的设计。

您是否分享了 Tom 根据长度匹配报告评估提供的有关违规行为的建议？ 他们是否计划在设计中解决这一问题？

丹尼

我们已经确定没有遵循 DDR3路由规则。  匹配每个信号组长度的规则以及 DQS 和 CLK 等对的差分路由和适当的布线间距对于 DDR 的稳健运行至关重要。  必须查看多个包含所需信息的文档。  以下 E2E 链接列出了设计和调试 DDR3布局的步骤： e2e.ti.com/.../462229

Tom