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[参考译文] DRA62x (J5ECO)：DDR3的差分阻抗

admin
Guru**** 2551640 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/615642/dra62x-j5eco-differential-impedance-of-ddr3

您好！

根据 DRA62x (J5ECO) DM 表9-28、DDR3相关的差分阻抗至少需要100 Ω。
客户询问、如果已实现80欧姆的差分阻抗、
是否可以接受？
可以考虑哪些问题？

此致、
Yoshi Takano

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    TI__Guru**** 2551640 points
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    您好！

    我已将您的问题转交给 DDR 专家。

    此致、
    Yordan
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    TI__Guru**** 2551640 points
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    Yoshi Takano、您好、


    我查看了 DRA62x DM (SPRS778H)、表9-28 CK 和 ADDR_CTRL 布线规格、但我找不到 DDR3差分阻抗要求。

    您能否指定您在哪个表行上看到这一点？


    此致、
    帕维尔




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    TI__Guru**** 2551640 points
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    您好、Pavel、

    在 DRA62x DM (SPRS778H)中、

    表9-28：注12)
      要做的最重要的事情是控制阻抗、因此不会产生无意的阻抗不匹配。 一般而言、
      中心到中心间距应为2W 或略大于2W、以实现等于双端阻抗 Zo 的差分阻抗。

    表9-29：注14)
      (描述相同)


    此致、
    Yoshi Takano

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    TI__Guru**** 2551640 points
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    您好、Yoshi、

    只需通知您- Pavel 目前不在办公室、因此可能会延迟回复。

    此致、
    Yordan
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    Yoshi,

    100欧姆是典型值。 但我们没有最小值、因此我们无法保证80欧姆电阻能够正常工作、因为这在很大程度上取决于定制电路板 PCB 设计。

    此致、
    帕维尔