[参考译文] 66AK2H14：SOC 的时钟输入

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Other Parts Discussed in Thread: LMK03328, 66AK2H14

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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/635049/66ak2h14-clock-input-to-the-soc

器件型号：66AK2H14
主题中讨论的其他器件：LMK03328、

您好！

我使用 LMK03328为66AK2H14 SOC 计时。在 SOC 数据表的第11.2.1.4节中、提到：

所有时钟驱动器都应处于高阻抗状态
状态、直到 CVDD 处于有效电平、并且所有时钟输入都处于有效状态或具有一个桥臂的静态状态
拉至接地、另一个连接至 CVDD。

在我的设计中、所有时钟输入都是交流耦合的。所有电源启动后、使用 CPLD 对时钟合成器进行编程。

在这种情况下、CVDD 加电后、由于交流耦合、时钟输入将不会处于静态状态。因此、请告诉我、这种情况会导致任何问题。如果是、请向我推荐任何解决方案。

谢谢、此致、

Madhu

8 年多前

0 admin 8 年多前

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您好、Madhu、

您应遵守《数据手册》的要求：
"所有时钟输入处于活动状态或静态状态"

有关时钟的其他信息、请参阅 KeyStone II 器件的硬件设计指南第3.1节系统 PLL 时钟输入：
"所有系统 PLL 时钟输入都是差分输入、必须由指定的差分驱动器类型之一驱动。表4中指定的所有差分时钟输入均通过德州仪器(TI)的低抖动时钟缓冲器(LJCBs)实现。这些输入缓冲器包括一个100欧姆的并联缓冲器
端接(P 至 N)和共模偏置。由于包含共模偏置、因此时钟源必须进行交流耦合。低电压差动摆幅 LVDS 和 LVPECL 时钟源与 LJCBs 兼容。必须为每个时钟输入提供一个单独、正确端接的时钟驱动器。必须包含所选时钟驱动器的正确端接。并非所有时钟驱动器都以相同的方式进行端接。有关所选时钟驱动器的正确端接、请参阅数据手册。有关交流端接方案的更多信息、请参阅《差分 LVPECL、LVDS 和 CML 之间的交流耦合应用报告》(SCAA059)。请注意、本文档假定 LJCB 时钟输入为 CML 输入。"

以下是 SCAA059文档的链接：
www.ti.com/.../scaa059c.pdf

希望这对您有所帮助。

此致、
Yordan

0 admin 8 年多前

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Yordan、您好！

感谢您的回复。

根据您在上面提供的参考资料、我得出以下结论：

由于 LMK03328的所有时钟输出均配置为 LVDS、因此必须进行交流耦合。 LJCB 和 SERDES/CML 均包含内部100E 端接和共模偏置。由于共模偏置在内部存在、因此即使 LMK03328输出悬空(由于交流耦合)、这些偏置也将处于静态状态。

如果我错了、请您纠正我的问题。

谢谢、此致、
Madhu

0 admin 8 年多前

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是的、这应该是正确的。让我与设计团队确认这一点。

此致、
Yordan

0 admin 8 年多前

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如前所述、时钟输入不具有失效防护功能。当器件未完全通电时、您无法将活动信号驱动到输入端。由于信号是交流耦合的、因此可以驱动时钟、但不会切换。这就是静态的含义。打开缓冲器时的单次转换不会导致问题。器件正确通电后、时钟可以开始切换。

Tom

0 admin 8 年多前

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您好、Tom、

感谢您的参与。

请根据您之前的回复澄清以下几点：

1)时钟输入不是失效防护的：-在器件数据表中，提到时钟输入是偏置的。因此、我想知道失效防护和偏置之间的区别是什么。

2) 2) 当器件未完全通电时、您无法将活动信号驱动到输入端。：-在器件数据表的“加电排序”部分中，提到一旦 CVDD 启动，就可以启用时钟驱动器。据我所知、启用时钟驱动器后、时钟开始切换。如果我错了、请纠正我的问题。

3) 3)在我的设计中、66AK2H14的所有时钟输入都是 LVDS、并且都使用交流耦合进行连接。在所有电源都加电之前、时钟驱动器将处于高阻抗状态。请告诉我这是否会导致任何问题。

谢谢、此致、

Madhu

0 admin 8 年多前

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马德胡

1)时钟输入不是失效防护的：-在器件数据表中，提到时钟输入是偏置的。因此、我想知道失效防护和偏置之间的区别是什么。

失效防护缓冲器是指在电源不存在时可以驱动的缓冲器。时钟输入缓冲器不具有失效防护功能。偏置与此完全无关。当信号通过串联电容器时、直流分量会被阻断、从而使信号在接地附近保持平衡。但是、时钟输入缓冲器在单电源上运行、因此超过限制的负输入电压将被削波。因此、输入在内部提供直流偏置以防止这种情况发生。一些输入缓冲器不提供此偏置、必须使用外部电路为其供电。有关更多信息、请参阅 KeyStone 时钟指南或其他参考。

只要 CVDD 电源有效、就可以为时钟供电并开始切换。但是、在某些系统实现中、时钟可能会在66AK2H14通电之前加电和配置。在这种情况下、时钟发生器输出必须保持在高阻抗状态或静态状态、直到 CVDD 电源有效。

在为处理器供电之前、需要将所有时钟驱动器保持在高阻抗状态。请注意、66AH2H14上有多种类型的时钟输入–实际上没有 LVDS 输入。它们是 LJCB 和 CML。但是、只要实现串联电容器、它们都是 LVDS 兼容的。

Tom

处理器（参考译文帖）

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[参考译文] 66AK2H14：SOC 的时钟输入