This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] CCS/TMS320C6678:SRIO 连接到 FPGA 错误

Guru**** 1969805 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/623370/ccs-tms320c6678-srio-connected-to-fpga-error

器件型号:TMS320C6678

工具/软件:Code Composer Studio

您好、TI 工程师

我们在应用中使用连接到 Xlinix Virtex-7的 C6678。 连接为4x、5.0G
每通道波特率。C6678 SRIO 的参考时钟为156.25MHz、对于 FPGA 为125MHz

但我们在使用时遇到了一些问题。 其描述如下:

初始化后、寄存器显示只有1x 被连接。 寄存器的值
0x0290b15c 为0xC0600001、正常应为0xD0600001;
C6678首次向 FPGA 发送数据时、无法立即接收数据(对于
我们在这里有一个环回测试,如果 FPGA 接收到数据,它将发送回 C6678)。 期间
情况下、C6678将在10秒后从 FPGA 获取响应数据。数据为64KB;

之后的传输看起来不错。只有第一个传输异常。

4.当发现0x0290b15c 为0xc0600001时、我们尝试再次初始化 SRIO。 进行初始化
第2次、寄存器的值变为0xd0600001、但它没有真正恢复。 针对
第一次传输仍然异常。

5.此错误并不经常发生,它在数百个电源之间几乎是1倍
打开。

有人说、错误是因为 C6678和 FPGA 的参考时钟不同。do
您同意吗? 您能给我们一些建议吗?非常感谢。

此致、余超

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    我已将您的疑问转发给设计专家。 他们的反馈应发布在此处。

    BR
    Tsvetolin Shulev
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好、Yuchao、

    156.25MHz 是以5G 波特率运行的 SRIO 支持的参考时钟。 如 SRIO UG 中所述、物理层串行器/解串器具有内置 PLL。 该参考时钟与串行数据没有时序关系、并且与任何 CPU 系统时钟异步。

    一个想法是串行器/解串器调优、请参阅文档"KeyStone I 和 II 器件上的 SERDES 链路调试" www.ti.com/litv/pdf/sprac37以及其他主题中的讨论: e2e.ti.com/.../1111108

    FPGA 是否支持使用 PRBS 模式进行 BER 测试?

    此致、
    Garrett
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    你(们)好
    关于串行器/解串器调优、我只能找到以下内容:
    "Keystone II 和 Keystone I 之间的互连涉及客户电路板设计
    器件。 SRIO、SGMII、10GbE 和 PCIe 是行业标准、通常有可用的开关
    进行互连。 但是、超链接是 TI 标准、并且有一些设计
    KeyStone II 器件通过单独的超链接端口直接连接到 KeyStone I 器件。 有需要
    用于此方案的超链接 SerDes 调优。
    对于 Keystone I 器件、MCSDK/处理器 SDK 软件包不提供任何串行器/解串器调优
    工具。 串行器/解串器位错误计数器不是芯片级 MMR、因此 DSP 程序无法访问它。
    TI 不支持任何工具来访问 Keystone I 器件中的串行器/解串器错误计数器。 在这种情况下、是
    超链接块错误计数器可用作调整串行器/解串器参数的指示器。"
    您是不是说、在发生错误期间、我可以检查超链接 SerDes 寄存器以了解状态?但它似乎运行良好?
    我无法判断 FPGA 是否能做到这一点。我需要与 FPGA 开发人员进行验证。您认为这能帮助我们解决问题吗?
    感谢你的帮助
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    余超

    确实、"对于 Keystone I 器件、MCSDK/处理器 SDK 软件包不提供任何串行器/解串器调优
    工具。" 您可能需要开发一种机制、以便从 FPGA 中收集 Tx 路径的 BER 速率。 或者、请参阅第1.2节 KeyStone I Devvice SerDes Tx 调谐- SRIO 和超链接发送器...使用适当的3D EM 建模模拟目标 PCB 平台、而 KeyStone I IBIS-AMI SerDes 模型是为实际 PCB 创建初始起始值的最佳方法。

    此致、Garrett
x 出现错误。请重试或与管理员联系。