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[参考译文] TDA3：DDR3的 CLK 和 DQS 之间的相位限制

admin
Guru**** 2589265 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/624225/tda3-phase-constraint-between-clk-and-dqs-for-ddr3

器件型号：TDA3

您好！

您是否了解 TDA3的 CLK 和 DQS 之间的相位限制或 PCB 规则？

我在 DM 中找不到该信息。 如果没有信息、请告诉我原因。

此致、
肯什

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    TI__Guru**** 2589265 points
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    您好 Kenshow、

    我已将你的问题转交专家征求意见。

    此致、
    Yordan
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    TI__Guru**** 2589265 points
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    您好 Kenshow、

    我收到 DM 团队的反馈、他们不知道 CK 和 DQS 信号之间有任何限制或 PCB 规则。
    您还可以检查此文档是否有用：
    www.ti.com/.../litabsmultiplefilelist.tsp

    此致、
    Yordan
  • 0
    TI__Guru**** 2589265 points
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    Yordan、您好！

    如果完成了延迟设计、是否可以理解 TDA3x 从 DDR3L 接收没有问题？
    (在 TDA3x 接收的情况下、添加了 DQS 往返延迟和 DDR 3 L 内的延迟)

    因此、我计划延迟设计为 CLK - DQS =±0.18 [TCK]与 JEDEC 指定的 tDQSS (CLK - DQS =±0.25 [TCK])。 对于 TDA3x 的 DDRL3设计、这种考虑是否可行？

    此致、
    肯什
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    TI__Guru**** 2589265 points
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    Yordan、您好！

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    此致、
    肯什
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    TI__Guru**** 2589265 points
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    您好 Kenshow、

    该器件支持符合 JEDEC 标准的 DDR3和 DDR3L SDRAM 器件、因此只要覆盖 JEDEC 规范要求、就可以了。

    此外、请确保您的设计员工采用 Fly-by 拓扑、并遵循器件 DM 中提供的 DDR3电路板设计和布局指南。 这些指南对于确保正确的 DDR3操作非常重要。

    谢谢、
    直径
  • 0
    TI__Guru**** 2589265 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    尊敬的 Dian：

    感谢您的回复。

    此致、
    肯什