This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] DRA756:PCIe CLK 输出问题

Guru**** 2559190 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/626226/dra756-pcie-clk-output-issue

器件型号:DRA756

我们将引脚 AH15和 AG15用于 PCIe_CLK 输出。

我们必须在 AH15和 AG15的每个引脚上添加50欧姆电阻器、以确保 J6能够输出 clk。

我想知道为什么我们必须使用50欧姆电阻器?

由于 J6侧的布局很紧凑、我们是否可以在器件侧添加50欧姆的电阻器?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好、

    您的问题已转发给 DM 团队。

    此致、
    Mariya
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好、Ivan、

    如果时钟由 SoC DPLL 生成、则 PADS LJCB_CLKN 和 LJCB_CLKP 充当 HCSL 输出并需要外部50 Ω 单端终端。
    HCSL 固有的标准50 Ω 单端终端应在时钟源上实现。

    谢谢、
    直径