我的客户需要获取有关 DIVCLK 的信息、DIVCLK 是 PCIe 模块的一部分。
如他所见、DIVCLK 被报告为未随机运行(每次上电时不同)、并且与我们当前研究的 PCIe 问题(从条形寄存器进行链接/读取)没有任何关联。
它未运行的原因可能是什么？ 这种情况的预期结果是什么？
从他们拥有的文档以及从 TI E2E 获得的答案中、他们了解必须启用此时钟、并且必须运行该时钟才能使 PCIe 模块正常运行。
他们 在文档中没有看到关于这个"div x 5" PLL 时钟(DIVCLK)的任何解释、只是一般性解释。 该时钟是否是提到的250MHz 时钟？
REFCLK 输入时钟上的抖动(尽管它是“锁定”的位[8] lock=1’)是否会导致 DIVLCK 缺失？
请帮助
ASI、
请参阅连接到以下 E2E 帖子的 FAPLL 配置工具。 它将确认 PLL 的设置是否有效。 当 PLL 设置已知正确时、让我们知道问题是否仍然存在。
Tom
[引用用户="asi Eizer"]
如他所见、DIVCLK 被报告为未随机运行(每次上电时不同)、并且与我们当前研究的 PCIe 问题(从条形寄存器进行链接/读取)没有任何关联。
它未运行的原因可能是什么？
[/报价]
我怀疑问题来自 SERDES 100MHz 差分时钟。 请仔细检查此时钟信号。
[引用 user="asi Eizer"> 他们在文档中没有看到有关这种"div x 5" PLL 时钟(DIVCLK)的任何解释，只是一般性的解释。 该时钟是否是所提到的250MHz 时钟？[/quot]
否、250MHz 是来自主 PLL 的 sysclk5。
[引用 user="asi Eizer"] REFCLK 输入时钟上的抖动(尽管它是“锁定”的位[8] lock=1’)是否会导致缺少 DIVLCK？
我认为是的
ASI、
该线程从以下线程继续：
PCIESS 的时钟方案为：
100MHz 差分时钟(SERDES_CLKP/AB34和 SERDES_CLKN/AB33)--> PCIe PHY PLL --> PCIe PLL 输出时钟(DIVCLK)--> PCIe 内核
DEV_CLKIN (27MHz)->主 PLL (FAPLL)-> sysclk5 (250MHz)-> PCIe 内核
与 PCIe PLL 配置/状态相关的寄存器为 PCIe_CFG、我找不到任何其他寄存器。 SERDES_CTRL 用于 SERDES 时钟控制。 您还可以比较工作用例和非工作用例之间的 SERDES_CTRL 寄存器值。
如果您怀疑硬件问题、我建议您检查：
- SERDES_CLKP 和 SERDES_CLKN 引脚
- VDDT_PCIe、VDDA_PLL、VDDR_PCIe
- DM816x 数据表、第8.1.8节、电源去耦、8.2.12 PCIe 复位隔离、8.3.2 SERDES_CLKN 和 SERDES_CLKP 输入时钟、9.14外设组件快速互连(PCIe)
- DM816x 器件勘误表、建议2.1.36 SERDES 传输信号通过 ESD-CDM、最高可达±150V
- DM816x TRM、17.1.4.4时钟、复位、电源控制逻辑、17.2.1时钟控制、 17.3用例
PCIe PHY 具有一个内部时钟、随附100MHz 参考时钟。 PCIe PHY 为第2代和第1代操作生成内部时钟。 PHY 参考时钟可以使用多个不同的频率值。 但为了符合 PCIe 规范、建议参考时钟为100MHz、容差不超过300ppm、并被驱动为差分信号。
还建议在两个链路伙伴之间同步参考时钟。 为了实现这一点、系统中应使用通用时钟源为每个 PCIe 链路的两端提供 REFCLK。
如果未使用通用时钟架构、则软件驱动程序必须在 PCI 配置寄存器中设置适当的位、以向系统指示此情况。 如果对等器件之间的参考时钟是分离的、则训练序列的数量也会增加。
此致、
帕维尔
