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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/564813/66ak2e05-tsrefclock-use
K2E SoC 中有差动时钟信号(TSREFCLKP/N)。
根据数据表、TSREFCLK 是 SyncE 的输入时钟。
因为、SGMII 接口支持内部 SyncE、所以为什么需要这个外部时钟？
如果我支持 SGMII 接口且所选 PHY 支持 SyncE、那么是否需要提供 TSREFCLK？ 另请说明原因。
谢谢、此致
Tarang Jindal
大家好、Tarang、
来自我们的硬件应用工程师：
SyncE 有两种实现方法。
我们称之为“HW DPLL”实施，或者
“SW DPLL”。
#1需要对恢复的 SyncE 时钟进行编程、使其定向到器件输出引脚、其中外部 HW DPLL (符合 ITU8262 ECC 选项1和选项2时钟漂移和抖动要求)将对时钟进行滤波并将其反馈到 SERDES 时钟输入。
#2需要对恢复的时钟进行编程、以便转发到 CPSW 内的 CPTS。 CPT 将生成软件可以读取和跟踪软件 DPLL 实现的时间戳。 SW DPLL 将使用 SPI -> DAC -> VTCXO 路由将时钟反馈回 SERDES。 在这种情况下、需要 TSREFCLK 来驱动 CPTS。
因此、不要将 TSREFCLK 与 SyncE SERDES 恢复时钟相混淆。
这有道理吗？
