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[参考译文] RTOS/66AK2H12：TI/RTOS MIN_emacTcpExample 和存储器一致性

admin
Guru**** 2581345 points
Other Parts Discussed in Thread: SYSBIOS

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/631759/rtos-66ak2h12-ti-rtos-min_emactcpexample-and-memory-coherency

器件型号：66AK2H12
Thread 中讨论的其他器件：SYSBIOS

工具/软件：TI-RTOS

您好！

我们有一个 EVMK2HX 板、它可以正确运行 TCP 示例。

在某些时候、我们将迁移到电路板、其设计源自评估板。  我们打算使用 SYSBIOS。 SBC 仅具有 DDR3B (0x6000_0000)、而不是 A

作为一个实验、我们从评估板上移除了 DIMM (因此、0x8000_0000中没有任何内容)、并生成了一个自定义平台来定位0x6000_0000中的可执行映像。

代码会初始化但永远不会完成初始化。  它挂起、在一种情况下在函数 CSL_SerdesWaitForSignalGet 中等待。

我们在处理器的数据表存储器映射中看到、0x6000_0000不是 I/O 相干、而0x8000_0000是 I/O 相干。

此示例是从非 I/O 相干存储器运行、还是需要 I/O 相干存储器？  如果需要 I/O 相干存储器、SysBIOS 下的所有(或大多数)驱动程序是否都是如此？  

谢谢您、

Tim

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    TI__Guru**** 2581345 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    要添加到 Tim 的更多信息：我们在 ARM 上运行 PDK 中的 Nimu_emacExample_EVMK2H_armBiosExampleProject 示例。 TIM 建议禁用高速缓存作为测试。 通过 cfg 禁用缓存(cache.enableCache = false；)、我能够 ping EVM。
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    TI__Guru**** 2581345 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    谢谢、Mike。 这证实了这是 I/O 一致性问题；TI 驱动程序需要一致性(或非缓存数据存储器)。 DDR3的数据高速缓存对于该应用非常重要。

    是否有人知道是否可以使(0x6000_0000)处的 DDR3保持一致、或许可以将 MMU 用于 ARM？
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    TI__Guru**** 2581345 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好！

    请参阅讨论 e2e.ti.com/.../329614。 您必须通过软件来保持高速缓存一致性。

    此致、Eric
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    TI__Guru**** 2581345 points
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    谢谢、Eric。 我们怀疑是这样、对于我们为该应用开发的软件、这不是问题。

    但是、我们在 ARM 上运行 SYS/BIOS、并利用 TI 驱动程序和软件、包括以太网驱动程序、SPI、I2C、MPI。

    由于这些是 TI 驱动程序、它们是否具有包含必要的刷新/失效操作的构建选项、允许我们使用非 I/O 相干的 DDR 运行？

    此致、

    Tim
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    TI__Guru**** 2581345 points
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    您好！

    抱歉、驱动程序没有启用缓存无效的构建选项。 由于硬件无法保持高速缓存一致性、因此软件必须这样做。 使用 DSP 代码时、我们在驱动程序示例中调用 CSL 函数、如 cache_invL1d ()、cache_invL2 ()。 对于 A15、您需要在您的一侧实施软件。

    此致、Eric