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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1184856/omap-l138-jitter-characteristics
您好！
你好。
我想知道 OMAP-L138中嵌入的 PLL 的抖动特性。
我在数据表中找不到这些数据。
我想知道使用 PLL 作为 RMII 时钟是否合适。
请提供建议。 非常感谢。
此致、
Ray Vincent
我们不会在数据表中发布 PLL 抖动特性、因为有许多特定于系统和实现的变量会导致 PLL 抖动。
当 使用具有类似 PLL 的另一个 TI 处理器来提供 RMII PHY 参考时钟时、我们至少看到了一个问题实例。 在这种情况 下、RMII PHY 与 PLL 输出时钟不兼容。 我们发现 PHY 中的 PLL 滤波 器插入 了延迟、这导致 PHY PLL 在处理器 PLL 运行缓慢时快速运行、或在处理器 PLL 运行快速时 PHY PLL 运行缓慢。 该延迟导致了 MAC 时钟和 PHY 时钟之间在最坏情况下的工作频率差、当 MAC 以高时钟速率运行时、该延迟使得 PHY 中的弹性缓冲器过载、而 PLL 在线路上移出数据。 结果是缓冲区过度运行时丢失数据导致的 CRC 错误。
因此、 您的问题不仅仅是 OMAP-L138 PLL 性能的函数。 它是两个器件如何一起工作的函数。
我建议使用非基于 PLL 的时钟源作为 RMII 参考时钟。 如果无法实现、则需要选择具有低 N 周期抖动的时钟源、并在所有运行条件下验证系统性能、以确保不会导致问题。
此致、 Paul
尊敬的 Paul：
你好。 请参阅以下客户对您的回复的回复。 非常感谢。
在我们的特定情况下、我们想知道是否可以在 OMAP 输入端使用24MHz±50ppm 振荡器、然后 PLL0_PREDIV 寄存器设置为 x1、PLL0_PLLM 设置为 x25 (SO 600MHz)、PLL0_PLLDIV7设置为/6 (SO 50MHz)。
在这种情况下、50MHz EMAC_RMII 时钟抖动是多少？
如上所述、PLL 抖动有许多影响 因素、而 PLL 抖动是其特定系统设计所独有的。 电源瞬态响应、PCB 电源轨的电感、电源去耦电容器的 ESR 和环路电感等。 因此、 我们 不知道 系统中的 PLL 抖动特性是什么。
即使他们知道 PLL 抖动特性、如何 知道 RMII PHY 可接受的抖动级别？ RMII 标准仅定义了50PPM 的频率精度参数。 它不会定义时钟抖动的限制。 PLL 将锁定到晶振基准时钟、因此 与 PLL 输出相关的长期平均频率误差将与晶振基准相同。
他们需要使用其实际 系统设计在所有运行条件下验证此用例、以确保 RMII PHY 与 PLL 时钟源兼容。 这种方法存在风险。 我们已经看到了它无法与 TI 处理器和 RMII PHY 的其他组合配合使用的示例。
