[参考译文] 66AK2H14：DDR3的终端要求

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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/609256/66ak2h14-termination-requirement-for-ddr3

器件型号：66AK2H14

您好！

当每个 DDR 控制器仅使用一个 DDR3 IC (一个在 DDR3A 中、另一个在 DDR3B 中)时、请告知我

是否需要终止地址和控制信号(上拉至0.75V)。

谢谢、此致、

Madhu

8 年多前

0 admin 8 年多前

TI__Guru**** 2553450 points

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您好！

原理图检查清单(processors.wiki.ti.com/.../Keystone_Multicore_Device_Family_Schematic_Checklist )清楚地说明了这一点：

-地址、命令、时钟信号必须通过具有 VTT 终端的拓扑动态路由。这些器件的 DDR3设计不支持平衡 T 路由。
-建议使用240欧姆1%的专用 ZQ 电阻器连接到每个 SDRAM ZQ 引脚(不能共用引脚)。
-应使用一个电阻器(在39Ω Ω 至49Ω Ω 范围内)将每个相应的地址和命令网络端接并连接至 VTT。首选电阻值为39Ω Ω、1%。
-时钟网应使用一个串联39Ω Ω、1%电阻器端接至一个连接至 DVDD15 (VDDQ)的0.1uF 电容器。
-到相应端接的每条走线应该在500mil 内为≤Ω、并且端接电阻器的另一侧应该直接接至 VTT 轨。

此致、
Yordan

0 admin 8 年多前

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Yordan、您好！

感谢您的回复。

原理图检查清单提到了多个 IC 连接到 DDR3控制器的情况。由于我仅连接一个 IC、因此不需要任何 T 或 fly-by 要求。
对于某些其他处理器、如果只有一个 IC 连接到 DDR3控制器、则地址和控制线路无需终端。

此致、
Madhu

0 admin 8 年多前

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您好、Madhu、

最好在 DDR 线路上具有端接。

此致、
Yordan

0 admin 8 年多前

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马德胡

Yordan 的回答是正确的。即使连接了单个 SDRAM、我们也需要按照规定的布线准则、在 SDRAM 之后使用带有 VTT 终端的 Fly-by 拓扑。

Tom

处理器（参考译文帖）

处理器（参考译文帖）(Read Only)

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