当前进度：使用 DSP 作为主设备、FPGA 作为从设备、使用具有8x 速度的链接1、SerDes 线路速率为4.9152G、
使用具有 CPRI 协议的 gerneric 数据包模式。
(TI 示例路径 C：\ti\pdk_keystone2_3_01_03_06\packages/ti\drv\aif2\test\generic\generic.c
将 intLoopback 改为0作为外部回送
将线路速率更改为8倍以适应 FPGA 串行器/解串器线路速率)
从 DSP 发送到 FPGA 数据是可行的、FPGA 使用串行器/解串器直接将数据回送到 DSP、并且可以从 DSP 成功验证数据、
DSP RM 状态机显示同步成功(RM_LK_STS0 [1] 0x01f50814 = 00000001)
问题：
1、 如果 FPGA 取消了串行器/解串器环回、当接收到 DSP 数据时、它会将其替换并进行自己的数据编码、发送回 DSP、
DSP RM 状态机显示同步故障(RM_LK_STS0 [1] 0x01f50814 = 00000308)
但 FPGA CPRI 接收器状态机显示同步成功(状态代码：6)
我已尝试将 RmLink 同步阈值(losDetThreshold UnsynctaThreshold FrameUnsynctaThreshold)更改为最大值65535，
并将 bEnableLcvControl、bEnableLcvUnsync 设置为0、RM_LK_STS0 [1]可以同步(0x01f50814 = 00000001)、但 rxbuffer 中的原始数据是脏数据、
它似乎不起作用。
如何解决该问题，或者您能否提供任何调试建议？
2、如何在光源数据包模式下获取调试跟踪信息？ 或者、如果我想进行调试、是否必须将项目更改为 DIO 模式？
是否有任何其他方便的调试工具可通过 FPGA 连接获取调试信息？
