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器件型号：TMS320C6748 各位专家、您好！
我们需要对最大值进行评级 将片上(128KB)共享 RAM 用作 HPI 数据资源时、HPI 上的延迟(插入#个等待周期)。 在我们的应用中、这个 RAM (也称为 L3)在 HPI 和 DSP CPU 之间共享(启用高速缓存)、二者都是总线主控。
请求之间的仲裁：
在默认主器件优先级设置(HPI 低于 DSP CPU)的情况下、如果两个同时发送到 SRAM 的请求到达、优先级更高的请求将赢得仲裁。 对于交换机中央资源，仲裁在突发大小边界处进行(在 wiki 'OMAP-L1x/C674x/AM1x SoC 架构概述'中找到有价值的信息)。
我的问题：这是否意味着更高优先级的请求将在 传输其“突发”所需的全部时间内阻止任何更低优先级的请求 (例如，L2高速缓存：突发大小=行大小=128字节)？
计算有效延迟：
在‘S(L3) SRAM 数据访问的一些延迟细节时，我参考了维基网站“在 OMAPL1x/C674x/AM1x 上有 RAM 访问注意事项”：此处引用的 CPU 访问的数字是延迟(周期)。
我的问题：这些周期是指 DSP 的时钟(PLL0_SYSCLK1)还是共享 RAM (PLL0_SYSCLK2)？
BTW。 您是否了解 TI 技术文档中包含有关此片上计时/延迟主题的更详细信息？
t.y.i.a.
此致、
Luodger
