This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] AM5728:PCIe 外部时钟 SI 问题

Guru**** 2941480 points

Other Parts Discussed in Thread: AM5728

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/637820/am5728-pcie-external-clock-si-issues

器件型号:AM5728

尊敬的社区:

我们使用定制板上的 PCIe 与标准 Intel Wifi 卡和定制 FPGA 进行通信。 时钟由9FGL0441 PCIe 时钟发生器器件生成。

我们硬件测试的一部分是评估 PCIe 时钟的信号完整性、以便:

  • WiFi 卡
  • FPGA
  • AM5728

已使用具有6GHz 带宽的有源差分探头使用 LeCroy SDA760ZI-A 6GHz 示波器执行测量。

  • 到 WiFi 和 FPGA 的时钟显示无信号/小信号完整性问题。
  • 但 AM5728 CPU 的时钟出现了巨大问题。 不过、与 WiFi 卡和 FPGA 的通信仍然正常!

我们在 AM5728-IDK 上执行了相同的测量、并看到了类似的效果。  

随附的图片显示了启动后和运行时间后的时钟测量值。 如果器件保持 u-boot 或具有完全启动的 Linux、则没有区别。

还有人观察到了这一点吗? 目前、我们没有遇到问题、但我们希望确保在将问题放入产品中时不会成为问题。

此致、

Michael

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Michael、

    您的电路板包含的输入电路是否符合最新版本的 AM5728 DM (SPRS953C) 第8.7节 LJCB_REFN/P 连接中的指导?

    Tom

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Michael、

    今天、我在实验室中对此进行了介绍、但无法重新说明 AM571x IDK 或 AM572x IDK 上的问题。 我正在使用当前的 Linux SDK (4.01)。

    我让电路板在 Linux 提示符处待了一个小时、从未看到波形发生变化。 我在这里连接了 AM572x IDK 波形。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 DK-:

    是针对接地还是通过 R581进行差分信号测量?

    这是我们对 IDK 的测量:  

    加电后 IDK 上 R581上的 PCIe 时钟:

    几(20)秒后也是如此:

    我们的解决方法(对于硬件)是从交流耦合更改为直流耦合–例如、用0r 替换耦合器 CS。

    然后、我们得到了该信号(在 AM5728的输入端测量)、该信号看起来更好:

    此致、

    Michael

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好、Michael、
    我在测量中使用了差分探头(Tek P6247)。 我只是重新采用这些方法、结果没有变化。

    这些信号应进行交流耦合、因此我们需要深入探究。 我的直觉是 SoC 侧的 SERDES 配置错误或插入设备的时钟争用。 如果您没有在两个不同的板(您的+我们的)上重复此操作、我也可能会向不良的时钟发生器倾斜(或组装不良)。

    您是否在 IDK PCIe 插槽中插入了什么? 我的测量插座中没有任何内容。
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    很抱歉、我们测量值时错误地解释了:

    如果您在绿色箭头的位置进行测量、直流电压将立即放电、您将观察到正确的时钟波形。

    (即使使用差分探头!)

     

    如果您在红色箭头的位置进行测量、您将观察到之前邮件和 TI 案例中所附的失真波形。

    上电后、时钟信号的形状仍然正确、但在短时间后、您可以观察到它在平稳变化

    失真的形状。

    如果连接了另一个探针、即使仅在一个绿色位置、时钟也会返回正常形状。

     

    TI IDK 上的类似测量显示的行为完全相同。

     

    Martin

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    很抱歉耽误你的时间。 我已经能够重新描述您现在看到的内容、但我无法手动解释、因此我在内部循环使用其他内容。

    我将在此处发布更新。
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    Martin、
    这里的共识是这是一种由范围引起的伪影。 延迟失真是由电容器通过示波器自身放电非常缓慢造成的。
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Martin、

    请为绿色和读取点发布单端和差分示波器捕获。  我们期望在源极侧没有施加直流偏置、并且在添加示波器时会发生变化。  这种直流转换本身可能是观察到的失真的原因。

    Tom

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Martin、

    该时钟的驱动源是什么?

    Tom

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Tom:

    我们使用9FGL0441时钟发生器

    我们将 PCIECLK_REFP/N 用于 Sitara。 我们可以通过 I2C4配置时钟发生器、但我们的软件不使用它。

    Martin  

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Tom:

    遗憾的是、我们没有使用单端测量保存屏幕。

     

    我们的时钟驱动器(9FGL0441)具有 LP-HCSL 输出。

    一些应用手册:

    https://www.idt.com/document/apn/879-low-power-hcsl-vs-traditional-hcsl

    https://www.idt.com/document/apn/891-driving-lvpecl-lvds-cml-and-sstl-logic-idts-universal-low-power-hcsl-outputs

    您的手册不包含 PCIe 时钟输入电路的内部详细信息、

    因此、我们期望以下结果:

    Sitara 在 PCIe 时钟输入上没有用于直流基准的内部上拉/下拉电阻。 该输入将具有输入偏置电流、该电流可能很小、但不等于零。 由于外部电路(即使在 Sitara IDK 上)也没有直流基准、

    由于时钟信号失真(如果输入钳位二极管发生反应)、该小电流会为耦合 C 充电。

    如果我们在时钟通道中添加一个探针(绿色点)-我们添加一个类似直流基准的东西、则 C 的放电会立即通过探针的内部阻抗进行、并且时钟信号会返回到正确的形状。

    当我们更改为直流耦合时、也会观察到相同的情况-根本不会出现失真的时钟信号。

     

    您的手册中没有独特的定义、即必须使用交流耦合还是可以使用直流耦合。

    您能否给我们建议、这是正确的方法- Sitaras clk 输入端的直流耦合或直流基准以及如何实现。

     

    此致

    Martin

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Martin、

    数据手册为 HCSL 和 LVDS 这两种类型的时钟驱动器提供推荐电路。  HCSL 是电流模式驱动器、LVDS 是电压模式驱动器。  您的驱动程序使用专有 LP-HCSL、而不是电流模式驱动程序。  我建议您遵循 LVDS 输入指南、该输入仅具有直流阻断电容器和差分100 Ω 终端。  这与您的实现相匹配。

    LJCB 输入将生成其自己的直流偏置。  这与 HCSL 兼容、但与 LVDS 不兼容-因此 LVDS 需要隔直电容。  您不应更改此直流偏置、如绿色采样点所示。

    我的请求仍然有效-我们需要在读取和绿色采样点同时看到单端和差分采集。  此外、您还可以指示失真位于红色采样点、这些采样点基本上位于时钟驱动器输出端。  这需要与该制造商讨论。  您可能需要为 LP-HCSL 输出信号添加直流接地路径。

    Tom

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Tom:

    感谢您的回答-创建您请求的屏幕快照需要一段时间。

    这里是原理图。 我们在 X_PCIe_REFCLKP 和 REFCLK 上进行了测量

    上电后直接出现 X_PCIe_REFCLKP:

    加电后的 X_PCIe_REFCLKP 30:

    连接1 MOhm 探针后的 REFCLK DC:

    最后是连接探针后的 REFCLK 信号:

    请注意失调电压 InputAOffset

    Martin

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Martin、

    这些捕获数据确认问题是电容器的驱动器侧的直流偏置/直流接地基准问题。  这需要通过时钟驱动器的制造商来解决。  由于驱动器饱和的直流不平衡、我预计需要某种类型的接地参考。

    Tom