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[参考译文] AM4372：RMII 问题、需要原理图审阅

admin
Guru**** 2609285 points
Other Parts Discussed in Thread: AM4372

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/651093/am4372-rmii-issue-schematic-review-needed

器件型号：AM4372

大家好、

我的客户将使用具有2个以太网(RMII)的 AM4372。 它们有自己的电路板、电路板不工作。 遗憾的是，在网络中，没有 AM43**和2个以太网的样本。 在我看来、客户电路板上似乎错过了一些东西。 他们认为 Sitara 的时钟频率约为50MHz ...  

在随附的文件中、您可以找到 PCB 原理图。  我有 PDF、其中 PN 以文本(而非图片)形式编写、客户的敏感信息可以发送到您的电子邮件中。

此致、

Dmitry

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    TI__Guru**** 2609285 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Dmitry、

    您应该注意、不能在 E2E 上提交原理图审阅。 对此有一个既定的内部程序。
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    TI__Guru**** 2609285 points
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    我没有看到 MAC 或 PHY 的50MHz 频率。 通常、这个50MHz 时钟(REFCLK)由一个振荡器从外部提供、并由 MAC 和 PHY 共享。
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    TI__Guru**** 2609285 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    如果我在 振荡器 Y500的引脚 A16 CPU (RMII1_REFCLK)和引脚3之间添加一个电阻器47R，这就足够了(对于第一个通道)？ 请注意电阻器 R521、通过该电阻器时钟馈送到 PHY。 够了吗？

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    TI__Guru**** 2609285 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    这将是一个良好的开端、但请记住、RMII 时序非常严格、因此在添加此线的过程中、通过取消对 RMII REF_CLK 长度的平衡、您可能会遇到时序问题。 进一步的工作是确保 RMII1的引脚多路复用正确、并且端口1 MAC 已针对 REF_CLK 输入模式进行正确配置。