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器件型号：TMS320C6655 主题中讨论的其他器件：ADS8471、 DAC8820
您好！
我有一位客户正在开发一个应用程序、以与 C6655x DSP 并行读取/写入数据。
请参阅下面的内容、并对说明和问题答案列表提供有用的注释。
提前感谢、
Simon
预期系统的说明：
- 我们希望器件使用 USB 连接从计算机下载/上传表格。 目前不需要高速、因此 USB-2连接可以正常工作。 每个表的大字节数最多可达40 MB。 几秒的延迟就足够了。 将来、我们可能会让 DSP 重新计算表、因此需要传输的信息要少得多。 此外、USB-2接口将立即适合整个架构。
- 这些表是16位值的序列、应写入并行 DAC (DAC8820)或从并行 ADC (ADS8471)读取。 对于每个 DAC (至少2个)和每个 ADC (至少2个)、应达到1个 MSA /秒的速率。 这是每个方向的最小2个 MSA/s 速率。 更高的速率将是非常可取的、因为它们将允许更多的外设或更快的外设。 实际速率不是由 DSP 给出的、而是由外部触发器给出的、因此产生的采样间隔不均匀。
- 我们更喜欢并行传输还是串行传输、因为串行传输意味着比频率高4x16 = 64 (至少)。 此外、通过 EMIF 进行的并行传输似乎具有近70 msA/s 的上限 在外部外设之间切换将意味着中间延迟、但我们的印象是可以达到4个 MSA 的要求、并且有扩展空间。
- 我们认为添加硬件 FIFO 并将存储器传输设置为 EDMA 传输是可行的、以便轻松满足需求。 由于不需要控制环路、因此额外的延迟不会影响运行。 受 SPRA543和 SDMA003文档的启发、我们计划使用 SN74V2x5系列的 FIFO。 FIFO 在这里用作缓冲器、可通过(外部)触发电路满足精确的吞吐量要求、该触发电路使用预锁存值触发每个 DAC 转换。 使用建议的 DAC/ADC、我们可以实现几纳秒的延迟。
- 由于未来可能会进行扩展、我们将使用其 EMIF-16端口来使用 C6000系列。 该 DSP 系列中最便宜的成员可能可以完成这项工作、目前我们将重点介绍这项工作。 但是，对于初始实验，我们考虑评估板 TMDSEVM6657L 和 TMDSEVM6678L (这些“未来的应用”将涉及相当数量的浮点计算)。
有关硬件设计的问题：
- 我们希望 XDS100仿真器能够使用 CCS 连接到 DSP。 我们还希望采用尽可能简单的设计(无需外部 FPGA)。 请参阅图示。 2.2在文件“/2016/04/C6657-LiteEVM-EVM_TechnicalReferenceManual.pdf”中，我们的问题是：
- 乍一看、我们认为橙色元素是仿真器的关键组件、我们需要将其保留在最终设计中。 但是，在查看“512992b2_xds100v3r_aug30_2011.pdf”中的原理图时，我们无法识别它们。 您能否提供 DSP 与 XDS100仿真器的组合方框图？
- 由于我们不打算使用任何其他仿真功能，因此我们将替换图中所示的所有其他组件。 2.2和外部无源逻辑。 这会妨碍与 CCS 的兼容性吗？
- 此外、我们还想知道、我们是否需要连接到 DSP 的额外 FPGA 才能使仿真器正常工作。
- 除了用于仿真器的 USB 连接器、我们还希望有第二个独立连接器。 您能…一个 USB 2控制器和一个通信通道(μ I²C、SPI、UART、μ)吗？ 如果有用于类似目的的原理图、它们将对我们非常有帮助。 20 MB/s 的吞吐量和1秒的延迟就足够了。
- 我们如何处理引导配置、以便尽可能多的 GPIO 可用？ 我们将需要 GPIO 来控制外部逻辑。
