[参考译文] TMS320C5545：TMS320C5545*闪存接口

您好、Eli、

我不确定串行存储器接口能否实现并行速度。
比较带宽可能是一个费力的过程、我希望已经在某个地方发布在 TI wiki 页面上。 由于无法找到它、我在包络计算的后面做了一个表...

几个问题：
1) 1)客户是否从这些存储器引导？ 引导加载程序具有默认时钟配置、有时缺乏可配置性来加快访问速度、但可以通过一些旋钮来提高复制率。
2) 2)目前、它们使用并行存储器实现了什么测量的吞吐量？

EMIF 与 SPI

计算峰值理论吞吐量最简单。 但我们知道、实际吞吐量将会低得多(由软件开销、协议开销和访问延迟引起)。 在某些情况下、可通过使用 DMA 来减少软件开销(具体取决于可用性)。 在 C55xx 上、SPI 外设未连接到任何 DMA (C5517 McSPI 除外、后者支持 DMA)。

我将使用兆位/秒(Mbps)来捕获吞吐量。

=-=-=-
EMIF
理论最大值
16位/周期 x 100MHz (周期/秒)= 1600Mbps (突发读取期间理论最大值)

由于存储器需要70ns 的每次读取访问时间以及大约一个周期的访问间隔时间、因此读取非顺序地址的带宽会被削减。
从地址/CE 变为激活的70ns 访问时间+ 10ns 总线翻转= 80ns 周期(12.5MHz)
每周期16位 x 12.5MHz 的工作速率可达200Mbps

从非连续地址按顺序读取多个短突发字可以在这些极端值之间提供带宽。

从非顺序地址读取4字突发
第一个字的访问时间为70ns、然后每个额外的三个字的访问时间为10ns、接着是10ns 总线周转时间= 110ns 周期(9.1MHz)
每周期4 x 16位 x 9.1MHz 的工作速率可达581Mbps

=-=-=-
SPI

理论最大值
每周期1位(串行) x 25MHz (周期/秒)= 25Mbps (快速读取命令期间的理论最大值、忽略命令、地址、软件开销)

读取非顺序地址时、带宽会被削减。 SPI 存储器需要一个8位命令+ 24位地址来接收16位数据(全部被串行化)= 48个周期来获得16位数据。
在25MHz、8.3Mbps 时

再次从非连续地址按顺序读取短突发字可提供介于极端值之间的带宽。

我们在 C5545上具有12Mbps 的存储复制速率(每次访问读取32位而不是16位、没有可用的 DMA)

其他器件可能能够利用 SPI 顺序读取模式(在该模式下、无需发出新命令和地址即可读取无限顺序字(每16位字节省32个周期)。

=-=-=-
无论如何、从16位 EMIF @ 100MHz 反向工作、我们可以计算使用1位 SPI 获得相同吞吐量所需的时钟频率...

为了将1600Mbps 理论最大值与并行存储器接口相匹配、SPI CLK 必须以1600MHz 的频率运行(利用快速读取/顺序读取)-这是不可能的。

从非顺序地址读取时、我们必须每次提供命令和地址。 为了匹配并行存储器的200Mbps 性能、SPI CLK 必须为600MHz、这也是不可能的。

输入四路 SPI 和八路 SPI。 这些存储器使用4或8条数据线而不是1条数据线并行化串行协议。

AM572x 上的四路 SPI 每周期提供4位(四路串行) x 76.8MHz (AM572x 最大速率)= 307.2Mbps

Micron MT25Q QSPI 的运行频率最高可达166MHz
每周期4位(四通道串行) x 166MHz (周期/秒)= 664Mbps

同样、无法达到这些理论最大速率。 实际速率较低。

Micron Xccela 存储器(x8 @ 200MHz)等八通道 SPI 通过在两个时钟边沿上启动 x8数据(双倍数据速率)、可提供400MB/s (3200Mbps)。 我相信某些四路 SPI 器件支持双倍数据速率、但我不知道 TI 处理器可以处理双倍数据速率。

注意：PLL 频率和整数分频器可能会迫使您以比数据表时序表中公布的最快频率更低的时钟频率运行。

希望这能帮助您找到所需的内容。

-标记