[参考译文] TMS320C6674：如何强制 PCIe 在出站方向使用已布置的写入

您好！

只要您的远程方是 FPGA、您就可以设置一些范围、例如 Xilinx 上的 ChipScope、以及在 FPGA 端对传入的 TLPS 进行 PEEP。 我敢打赌您会看到0_0000的类型归档、这意味着 MWR、 存储器写入请求。 这些写入按性质发布。 我无法想象、可以为存储器写入发出什么其他类型的 TLP。

您可能会将 PCIe 写入的布置性质与 CPU 行为混淆。 您可能会认为、存储到 PCIe 数据窗口会有效地将数据放入某个出站缓冲区中、该缓冲区的容量有限。 PCIe 子系统需要一些时间来准备接头并向下游传输数据字。

1.3每 DWORD 的美国也有点慢。 它提供32b/1.3E-6=24.6Mbps、或仅提供3Mbps。 我在 x1 gen1上看到了高达45MBps 的写入而没有突发。 我们也不知道您是使用32位还是64位寻址。 不过、您可以将事务层开销简单地估算为有效负载/(开销+有效负载)、而在32位寻址的最简单情况下、它会提供3dword 标头、并且事务利用率为1/4。 64位寻址中、该地址成为事务层上的1/5。

您好-感谢您的快速响应、

我的写入是64位寻址。 我认为传输一个字的时间是由于读取端获取这些数据的延迟。

在 FPGA 实现之后有一个协议娃娃、因此我不得不从另一个来源获取数据、而这个来源使我的速度变慢了。

我目前尝试以猝发方式读取源代码、并希望数据写入速率与您的数据写入速率相似。

我将报告它是否符合我的预期。

感谢你的帮助

此致 Andreas