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主题中讨论的其他器件：TMS320C6745、 ADS1274您好！
我有一个与 PLL 分频器相关的问题。 我们希望使用 CLK 频率为456MHz (SYSCLK1 =456MHz)的 DSP、并且我还需要 大约27MHz (SYSCLK2 = 27MHz)的 SPI_CLOCK 频率。 我在 TMS320C6745数据表 http://www.ti.com/lit/ug/spruh91d/spruh91d.pdf (第118页)上看到 了以下内容：
"SYSCLK1/SYSCLK6、SYSCLK2和 SYSCLK4的 PLL 控制器0中的分频值不是固定的
因此、出于节能的原因、您可以更改除法值。 但您有责任保证
这些时钟域之间的分频比必须固定为1：2：4。"
因此 、如果我只能使用该值、我就无法达到所需的频率值。 那么、我可以使用其他值来获得我需要或不需要的频率吗？
非常感谢。
