[参考译文] PROCESSOR-SDK-AM335X：DDR DPLL 设置

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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/636849/processor-sdk-am335x-ddr-dpll-settings

我正在从 U-Boot 2015.07更新到2017.01、并且对时钟的设置方式进行了许多更改。我电路板上的 CLK_M_OSC 是25MHz、在 U-boot 配置中进行了类似设置。但是、当在 SPL 中设置 DDR DPLL 时、处理器挂起、指令无效。查看 clock_am33xx.c 中的时钟设置、303MHz、400Hz 和266Mhz 有 DPLL_params。我的板将以400MHz 运行、因此这是定义的表：

const 结构 DPLL_params DPLL_DDR3_400MHz[NUM_CRYSTRAL_FREQ]=｛
｛125、5、1、-1、-1、 -1，-1｝，/*19.2*/
｛50、2、1、-1、-1、 -1、-1｝、/* 24 MHz */
｛16、0、1、-1、4、 -1、-1｝、/* 25 MHz */
｛200、12、1、-1、4、 -1、-1｝/* 26 MHz */
}；

因此、对于25MHz CLK_M_OSC、它需要第三个元件、这是有道理的：

M = 16、n = 0 => m * 25 / n + 1 = 16 * 25 / 1 = 400MHz。对吧？

但为什么设置 M4。如果我错了、请纠正我的问题、但我没有看到 M4连接到 TRM 中的任何内容。如果我返回2015.07 U-Boot、DLL 参数被描述为：

const 结构 DPLL_params DPLL_DDR_BON_BLACK =｛400、OSC-1、1、-1、-1、 -1、-1｝；

这似乎更有意义。尽管如此、如果我在新的 U-Boot 中将 M4从4更改为-1、则一切正常、电路板也正常。这是否是配置中的拼写错误？

谢谢、

Chris

8 年多前

0 admin 8 年多前

TI__Guru**** 2587365 points

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软件团队已收到通知。他们将在这里作出回应。

0 admin 8 年多前

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尊敬的 Chris：

是的、您的更改(从4更改为-1)似乎是正确的。 DPLL_DDR 不支持 M4分频器。只有 DPLL_CORE 支持 M4后分频器、其值在寄存器 CM_DIV_M4_DPLL_CORE 中配置。

u-boot 代码还尝试在以下函数中为 DPLL_DDR 配置 M4分频器、并出现错误。

静态空 setup_post 分频器(const struct dLL_regs * dPll_regs、const struct dPll_params * params)

｛

/*设置后分频器*/

如果(params->m2 >=0)

writel (params->m2、DPLL_regs->cm_div_m2_DPLL)；

如果(params->m3 >=0)

writel (params->m3、DPLL_regs->cm_div_m3_DPLL)；

if (params->M4 >=0)

writel (params->M4、DPLL_regs->cm_div_M4_DPLL)；

if (params->M5 >=0)

writel (params->M5、DPLL_regs->cm_div_m5_DPLL)；

if (params->M6 >=0)

writel (params->M6、DPLL_regs->cm_div_m6_DPLL)；

｝

我将向 PSDK 团队通知此问题、在某些后续版本中应解决此问题。

此致、
帕维尔

0 admin 8 年多前

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感谢 Pavel 的确认。

此致、

Chris

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