[参考译文] RTOS/TMS320C6678：从 FPGA 端点读取 PCIe 条形数据

您好！

您告诉您正在设置8MB 内存窗口、但您的基址分别为10_0000和20_0000、分别为1MB 和2MB。 规格要求基座至少在存储器窗口宽度处对齐。 因此、其中一个窗口的对齐方式可能是2MB、因此对于4或8个窗口、但8MB 窗口的对齐方式应该是8MB。 因此，首先要检查barCfg.base的是。

好的、至少对于 VND/开发 ID、我们会看到相同的情况。 我刚刚签入了我的设置

参数[15：0] CFG_VEN_ID = 16'h10EE、
参数[15：0] CFG_DEV_ID = 16'h0007、 

我明白了

==== >远程配置=== >VndDevId
：RAW = 0x710ee、VND = 0x7、Dev = 0x10ee 

我想我已经找到了原因、对我来说、它看起来像是 CSL 错误、但我们也会更好地听到开发人员的声音。

在\TI\pdk_C6670_1_2_6\packages\ti\drv\PCIe\src\pciecfg.c 中、第一个函数是

pcieRet_e pcie_read_vndDevId_reg
(
CSL_pcie_cfg_space_endpointRegs * baseAddr、
pcieVndDevIdReg_t * reg
)
｛
uint32_t val = reg->raw = baseAddr->vender_device_ID；

pci_getEndpoint bits (vender_vendor_vertbits、cs_v32_t vvert_t val = reg->vert_vert_vert_vert_vert_vert_vert_vert_vert_vert_vert_vert_
CSL_PCIe_CFG_SPACT_ENSOLED_VENDON_DEVICE_ID_DEVICE_ID、REG->DevID)；

返回 PCIe_RET_OK；
｝// PCIe_read_vndDevId_reg *

PCIe_getbits 是简单的宏 AS 

#define PCIe_getbits (val、field、final_result)\
final_result=(val 和 field#_mask)>> field##_shift；

最后、在 TI\pdk_C6670_1_2_6\packages/ti\cSL\cslr_pcie_cfg_space_endpoint.h 中、我们看到：

/*







(vender_device_ID */#define CSL_PCIe_CFG_SPACT_END_Fender_DEVICE_ID_vender_ID_vender_ID_CFG_SPACE (0xFFFFFF_CFG_SPACE_END_DEVICE_ID_vender_vender_vender_vender_vender_vender_v800_vu_v088u_vu_vender_v0u_v0u_v0u_CFG_vender_v_vender_v_vender_v0u_v_v_v0u_v0u_v0u_v_v_v0u_v_v_v0u_v_v_v0u_v_v0u_v_v_v0u_v_v_vu_v_v_v_v_vu_vu_vu_vu_vue_vue_vue_vue_vue_vue_vue_vue_vue_vue_vue_vue_vue_v64ue_

掩码和移位表明 VndID 应该位于上半字中、与在该处放置0x8888的复位值相同。

我相信您可能会忽略供应商/设备 ID 交换一段时间、我看到完全相同的交换、这对您的案例没有任何诊断重要性。

现在更接近配置。 在本例中、我有

#define FPGA_BAR0_BASE 0x00000000
#define FPGA_BAR1_BASE 0x08000000 

当我查看具有存储器浏览器的 FPGA 时、我看到了

0x21802000000710EE00100446058000000000000000000000
0x2180201408000000000000000000000000000000 00000000 00000000 00000000

请注意、0x21802010上的 BAR0读取为零、0x21802014上的 BAR1读取为080000、与我配置的完全相同。 不过、在您的案例中、我们看到了

[引用用户="Arun Singh26"]

* 0x21802010 = 0x00800000 (远程条1原始寄存器值)
* 0x21802014 = 0x00800000 (远程条2原始寄存器值)

[/报价]

其中两个条的读数相同、而 BAR1应为 barCfg.base = 0x01000000。

当我询问 FPGA 调试时、我会插入事务接口并监控 BAR_HIT 信号以及 Trn_rd 和 Trn_TD。 了解 TLP 格式后、您可以轻松解码读取请求中的地址和返回完成者的有效载荷。 但 Vivado、我完全理解您的意思、让我们先尝试在 DSP 端分步执行。

由于您使用索引0和1、远程条是 BAR0和 BAR1、是的、它们位于0x21802010和0x21802014、它们被错误地称为 BAR1和 BAR2。 但是、它们的值应该与您编程的值相匹配、但现在它们不匹配。

遥控杆似乎正常。

我的远程状态和命令寄存器值为0x00100446、即：

1 MEM_SP
2 BUS_MS
6 PAR_ERR_RESP
10 INTX_DIS 
20 CAP_LIST 

没什么特别的、我禁用了传统 INTx、因为我们使用的是 MSI。

以下是我对 FPGA 配置空间的了解：

0x21802000000710EE00100446058000000000000000000000 080000000000000000000000 0x21802020
0000000000000000000710EE000000000000004000000000000000FF
0x218020407E0348010000000800DB5805200000540000000000000000000100100000800000000 00000000 00000000 00000000 00000000 0000x22060 00000000 00000000 00000000
00000000 000000010
00000000 00000000 00000000 00000000 00000000 00000008000000 00010 00000000 00000000 00000000 00000000 00000000000 000000010 00000000 00000000 00000000000 00000000000 0008000000 00000000000 0000000000000000000000000000000
0x218020A00000000000000000000000000000000000000000000000000000000000000000
0x218020C00000000000000000000000000000000000000000000000000000000000000000
0x218020E00000000000000000000000000000000000000000000000000000000000000000
0x218021000001000301000A3500000001000000000000000000000000 00000000 00000000 00000000 00000000

请注意、我必须使用 MSI、因此我的设置可能会与基址有一些不同。 但是、我看不到、这里还有什么可以拧紧的。

我们可以知道、FPGA 端有何种应用？ 您希望条形图上有哪些数据？

您好！

确实是这样。  

让我猜一下：您配置远程条、但不显式配置状态和命令寄存器。 如果是这样，你就像我3年前一样陷入了陷阱。

TI 示例在技术上是正确的。 但是、作为 RC、EP 确实会自行配置其配置寄存器、这很容易实现、因为它们是处理器。 对于 FPGA、情况稍有不同。 FPGA EP 运行背后的逻辑是准备好并处理来自 RC 的配置请求。 因此、在您的情况下、应由 RC、DSP 负责配置远程状态和命令寄存器。 FPGA 的配置空间布局与 DSP 的布局相匹配、因此您可以使用以下内容：

pcieRegisters_t setRegs；
pcieStatusCmdReg_t statusCmd；

memset (&setRegs、0、sizeof (setRegs))；
memset (&StatusCmd、 0、sizeof (StatusCmd))；

setRegs.statusCmd =&StatusCmd；
PCIe_readRegs (handle、PCIe_location_remote、 setRegs)；

//StatusCmd.busMs = 1；//启用总线主控
//StatusCmd.dis = 1；//将 DIS 设置为禁用传统 Intr ->使用 MSI
//StatusCmd.resp = 1；
StatusCmd.memSp = 1；

PCIe_writeRegs (handle、PCIe_locations)；

根据我的理解、器件需要设置 MEM_SP 位来响应存储器访问。 为供参考、我留下了注释字段、使总线主控和禁用有利于 MSI 的旧 INTx 成为可能。 如果您需要、请谨慎操作、FPGA 中 PCIe 功能的布局可能与 DSP 不同。

我记得、以防万一、Spartan 6的基本 PIO 设计提供了一些小内存作为 PIO 访问的目标。 您的设计中是否有这样的内存&

我收到相同的错误、我跟踪了此帖子数天。

我的 EP 是一款运行"7系列 FPGA 集成块、适用于 PCI Express v3.2 "的 Kintex-7。  

希望有人可以修复并分享。

e2e.ti.com/.../7384.log20180330.txt

您好！

如果您不介意共享您的 PCIe 设置代码、我可以在我的机器上运行它、以确保它能够与成熟的设计配合使用。