[参考译文] AM5726：GPMC 至 FPGA 接口时序

您好、Michael、

首先、如果读取延迟是确定性的、则无需使用等待信号。 GPMC 基于周期-计数器(如 OEONTIME 和 OEOFFTIME)被编程为激活和停用每个控制信号。 同样、当 RDACCESSTIME 计数器到期时、数据也会被锁存。 如果存储器不是确定性的、那么它可以驱动等待信号以延迟将其输入到数据总线上的数据锁存。 有效访问时间是 RDACCESSTIME 时序完成和等待取消置位状态检测的逻辑与组合。

TRM 图15-61。 同步读取突发访问期间的等待行为(见下文)显示了有关控制信号开/关时间、读取访问时间和等待信号参与的更多详细信息。

=-=-
图中 GPMC_WAIT 信号的极性是什么：高电平有效还是低电平有效？

MM：显示低电平有效。 等待可配置为低电平有效或高电平有效。

WAIT 引脚的极性通过 GPMC_CONFIG 寄存器的 WAITxPINPOLARITY 位定义。 一个被配置为低电平有效的等待引脚意味着等待信号上的低电平表示数据未就绪并且数据总线无效。 当 WAIT 引脚处于非活动状态时、数据有效。

=-=-
2.如果它为低电平有效-为什么 GPMC_oen_ren 在 GPMC_WAIT 停用之前激活？ 不应该是另一种方式？

MM：OEN (由存储器控制器驱动)必须为低电平、以授予存储器在总线上驱动数据的权限。

一些 NOR 闪存器件还要求 OEN 在等待有效(tGhtv)之前为低电平。

等待和数据必须在编程的 RdAccessTime (可通过有效的等待信号使其停止)之前有效。

让我研究一下、在内存释放 WAIT 信号后、是否允许 EN 变为低电平有效、以及其 OEOnTime 计数器是否也被 WAIT 信号挂起。

=-=-
4.是否可以共享客户在设计中可以使用的任何设计/仿真文件？ 或仿真波形/逻辑分析仪捕获？

MM：TRM 图15-61是一个更好的数字。

另请参见以下用于锁存等待输入的触发器。 这可能有助于了解图15-61中所示的不同等待时间设置。 请注意、Ret_clock 表示在从 IO 焊盘环回 GPMC_CLK 后进行重定时。 这有助于满足时序要求。

=-=-
问题：是否有任何方法将 GPIO6_16.clkout1用作 GPMC_clk、即它是否在持续运行时驱动 GPMC 事务？

GPIO6_16.clkout1可用作 GPMC_CLK 的持续运行副本、但不能用于锁存总线中的数据。 PAD-loopback GPMC_CLK (不是自由运行)是用于锁存总线数据的唯一可用时钟。 但数据表提供了这些时钟之间的偏移(延迟)。 在计时结束期间、必须考虑该延迟范围、以确保相对于 GPMC_CLK 满足时序要求。 说明了另一种方法、当使用 GPIO6_16.clkout1启动数据时、必须存在足够的裕度、以确保数据可以使用 GPMC_CLK 锁存。

请参阅数据表表7-26中的 F23 TD (CLK-GPIO)延迟时间、GPMC_clk 转换至 GPIO6_16.clkout1转换。 GPMC/NOR 闪存接口开关特性-同步模式-默认值。

希望这对您有所帮助、
标记