[参考译文] [Jacinto6 EVM 电路板、模型：TI DRA742]内部/外部可共享域实现

您好、Marine、

您提到的文档似乎仅适用于 A15、而不适用于 M4、因此我想确认。
您能否共享 ARM 文档的链接？

此致、
Rishabh

您好、Rishabh、

感谢你的答复。

实际上、我是指 ARMv7-A 和 ARMv7-r 的 ARM 架构参考手册(部分 A3.0.2 ARMv7存储器属性摘要、第127页)。 以下是该文档的链接： static.docs.arm.com/.../DDI0406C_C_arm_architecture_reference_manual.pdf

我认为您是对的、它不适用于 M4。 正如 ARM 文档中解释的那样、可共享域是实现定义的、这就是我也浏览过 TI DRA74xx 文档的原因。 但是我没有找到任何有关此事的信息。 您是否知道我可以在哪里找到此类信息？


此致、
船舶

您好、Marine、

您能否查看以下链接：
infocenter.arm.com/.../index.jsp
community.arm.com/.../the-exact-definition-of-outer-and-inner-in-armv7
如果您参考 TRM 中这些链接和 MPU 子系统概述图中给出的图、您将能够得出这样的结论：L1 (I & D)和 L2高速缓存都位于内部可共享域中。
此外、TI DRA74xx 还实现了 LPAE、因此器件存储器可在外部共享。

此致、
Rishabh

您好、Rishabh、

感谢您提供链接。
我查看了这些文档。 图中描述了可能实现的示例。

正如 ARM 文档中指定的那样、器件存储器确实需要外部共享。 但是、我缺少了 M4群集和 A15群集必须位于同一内部可共享域中的点。
我想这些群集也可能位于不同的内部可共享域中、因为它们必须能够运行不同的操作系统。 例如、此架构在"图13.4部分中表示。 内部和外部可共享域" infocenter.arm.com/.../index.jsp。

您能否澄清 M4群集的角色和可共享域实施？

此致、
船舶

您好、Marine、

我无法理解问题。 本文档不适用于我之前指定的 M4。
因此、M4没有可共享域的概念。

此致、
Rishabh

您好、Rishabh、

根据 DRA74x 文档、M4集群(IPU)拥有2级缓存、并可访问 L3主存储器。 这就是为什么我得出结论认为，IPU 和其他主设备(GPU、MPU、...)共享的数据仍然需要一致性。 系统中。

我了解的是、可共享域是为系统全局定义的、这意味着所有单元都需要分配到一个内部/外部/系统可共享域。 这些域代表不同的极性、以应用最小的硬件一致性来保证系统的全局一致性。

" M4没有可共享域的概念"：因此、如果 M4不支持可共享性、我想 IPU 也是外部可共享域的一部分、并且内部一致性必须在软件(在 M4内核上运行)中进行处理。

请您确认这一推理或告诉我哪里出错了吗？

此致、
船舶

您好、Marine、

IPU 只有一个缓存、即 Unicache。 MMU 有两个级别。
您能告诉我 TRM 的哪个部分说有两个级别的缓存吗？

此致、
Rishabh

您好、Rishabh、

就在这里、只有一级高速缓存。 我对 MMU 和高速缓存感到困惑。 我之前提到的是"7.1双核 Cortex-M4 IPU 子系统概述"一节。
但结论对我来说仍然是一样的，我们需要保持 IPU 和其他主器件(GPU、MPU、...)共享的数据的一致性。 系统中。

此致、
船舶

您好、Rishabh、

非常感谢您的解释。 我现在更清楚地看到，在这一具体情况下，一致性的执行情况。

此致、
船舶