Other Parts Discussed in Thread: TMS320C6746
您好！
我想在 SDR 接收模式下以80MHz 数据速率使用 TMS320C6746的并行端口。 如果您看一下 TMS320C6746的数据表、 表6-103 (第205页)、就会发现 UPP 允许的最大数据时钟为75MHz (周期为13.33ns)、这将是 我需要应用于 UPP 时钟引脚的外部源同步时钟。
我认为硬件 IO 缓冲器不会施加此限制、因为外部2x 发送时钟引脚可以达到150MHz、乍一看、我看不到 UPP 接收时钟无法以不同的方式支持该速度的原因。
然后、当您阅读数据表的 UPP 部分时、它表示 UPP 数据时钟限制为 UPP 外设时钟的1/2、这本身就是 DSP 内核的一半、因此 UPP 时钟限制为 DSP 内核时钟/4。 如果您以300MHz 的频率运行 DSP、则 UPP 时钟为最大值 75 MHz。 如果以100MHz 的频率运行、则最大 UPP 时钟为25MHz、依此类推。 我知道这是一个硬性频率限制、因为 UPP 的外设时钟需要是数据时钟的2倍、以便外部数据时钟可以与内部外设时钟异步。
因此、我们显然有两个限制：
1UPP 数据时钟需要<= DSP 时钟/4
2UPP 数据时钟需要<= 75MHz
TMS320C6746的第一个芯片修订在300MHz DSP 时钟频率上位居榜首、但当前修订版本可以达到375MHz 或456MHz。 在我看来、75 MHz UPP 时钟限制与硬件无关、这个限制是否与 DSP 时钟/4限制相关、并且它没有更新以反映新芯片修订版本中的新的最大 DSP 时钟速度？
换言之、限值是真正的75MHz 还是可以将其运行到 DSP 时钟/4、从而使我能够达到114MHz 的可能频率？ (456/4)？
谢谢、
David
